JPH02202735A - 入出力信号監視回路 - Google Patents
入出力信号監視回路Info
- Publication number
- JPH02202735A JPH02202735A JP2313389A JP2313389A JPH02202735A JP H02202735 A JPH02202735 A JP H02202735A JP 2313389 A JP2313389 A JP 2313389A JP 2313389 A JP2313389 A JP 2313389A JP H02202735 A JPH02202735 A JP H02202735A
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- JP
- Japan
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- circuit
- bit
- delay time
- output signal
- input
- Prior art date
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- Granted
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- 230000001934 delay Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 3
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- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信装置に利用する。特に、端局
中継装置の入出力信号監視回路に関する。
中継装置の入出力信号監視回路に関する。
本発明は、構成で同一の二つのディジタル回路の一方の
出力信号と遅延させた他方の出力信号とを比較してビッ
ト誤りを監視する手段において、ビット照合結果とその
ときの遅延時間とを記憶しておき、最小のビット誤り量
に対応する遅延時間を選ぶことにより、 特殊信号に対する擬似同期の発生を防止することができ
るようにしたものである。
出力信号と遅延させた他方の出力信号とを比較してビッ
ト誤りを監視する手段において、ビット照合結果とその
ときの遅延時間とを記憶しておき、最小のビット誤り量
に対応する遅延時間を選ぶことにより、 特殊信号に対する擬似同期の発生を防止することができ
るようにしたものである。
従来の入出力信号監視回路を第２図に基づき説明する。
この例は、入出力信号監視回路を復号化回路に用いた場
合である。入力信号９は符号化回路１で符号変換を受け
、この符号変換された信号は伝送路２を経て復号化回路
３へ人力される。この復号化回路３で符号化回路１の逆
変換が行われ、出力信号１０が得られる。伝送路２を通
った信号は復号化回路４にも入力され、その出力信号は
可変長遅延回路６を経てビット比較回路５に入力される
。ビット比較回路５には復号イ（回路３の出力信号も人
力される。符号化回路１にランダム信号が入力されてい
る場合に２つの信号に遅延時間の差があると、ビットご
とに比較した結果として誤り率は統計的に約各になる。
合である。入力信号９は符号化回路１で符号変換を受け
、この符号変換された信号は伝送路２を経て復号化回路
３へ人力される。この復号化回路３で符号化回路１の逆
変換が行われ、出力信号１０が得られる。伝送路２を通
った信号は復号化回路４にも入力され、その出力信号は
可変長遅延回路６を経てビット比較回路５に入力される
。ビット比較回路５には復号イ（回路３の出力信号も人
力される。符号化回路１にランダム信号が入力されてい
る場合に２つの信号に遅延時間の差があると、ビットご
とに比較した結果として誤り率は統計的に約各になる。
可変長遅延回路６の遅延時間を順次〔ｎビット分（ｎ＝
１．２．３ ）〕変化させて２つの信号の遅延時間が一
致すると、誤り率が０または各と比べて十分小さな値に
なるので、ビット間の位相の同期がとれたと判断してそ
れ以上遅延時間をずらさないようにする。このようにし
て、ビット間の位相の同期がとれた後に、２つの信号を
ビットごとに比較して誤り監視を行う。例えば、誤り率
が１０−３以下となるとビット間と位相の同期がとれた
と判断し、誤り率が１０−６以上となると復号化回路内
で誤りを生じたとして警報信号１１を発出する。
１．２．３ ）〕変化させて２つの信号の遅延時間が一
致すると、誤り率が０または各と比べて十分小さな値に
なるので、ビット間の位相の同期がとれたと判断してそ
れ以上遅延時間をずらさないようにする。このようにし
て、ビット間の位相の同期がとれた後に、２つの信号を
ビットごとに比較して誤り監視を行う。例えば、誤り率
が１０−３以下となるとビット間と位相の同期がとれた
と判断し、誤り率が１０−６以上となると復号化回路内
で誤りを生じたとして警報信号１１を発出する。
このように、従来の入出力信号監視回路では、ビット照
合回路５の人力信号がランダムでなく、オール「１」
（例えば、ＡＩＳ信号）の場合には、２つの信号の遅延
時間が一致していなくてもビットごとの′監視結果で誤
り率が「０」になって擬似同期に入る。このときに伝送
路２でたとえば１０−５の誤りが生じていると、ビット
比較回路５の入力信号間の遅延量が一致していなくても
誤り率が１０−３以下になるので、同期がとれていると
判断するかまたはビット照合の結果として約１０−５の
誤りを検出するので、警報信号１１を発出する欠点があ
る。
合回路５の人力信号がランダムでなく、オール「１」
（例えば、ＡＩＳ信号）の場合には、２つの信号の遅延
時間が一致していなくてもビットごとの′監視結果で誤
り率が「０」になって擬似同期に入る。このときに伝送
路２でたとえば１０−５の誤りが生じていると、ビット
比較回路５の入力信号間の遅延量が一致していなくても
誤り率が１０−３以下になるので、同期がとれていると
判断するかまたはビット照合の結果として約１０−５の
誤りを検出するので、警報信号１１を発出する欠点があ
る。
本発明はこのような欠点を除去するもので、特殊な信号
列に対しても擬似同期に入ることのない入出力信号監視
回路を提供することを目的とする。
列に対しても擬似同期に入ることのない入出力信号監視
回路を提供することを目的とする。
本発明は、一方のディジタル回路から与えられる信号を
ビット長単位で遅延させる可変長遅延回路と、上記一方
のディジタル回路と構成が等しい他方のディジタル回路
から与えられる信号と上記可変長遅延回路で遅延された
信号とをビット単位に比較してビット誤り量を算定する
ビット比較手段とを備えた入出力信号監視回路において
、上記可変長遅延回路の遅延量とこの遅延量に対応する
ビット誤り量とを格納する記憶手段と、この記憶手段に
格納されたビット誤り量のうち最小値を呈するビット誤
り量を判定し、このビット誤り量に対応する遅延量を上
記可変長遅延回路に設定する最適遅延量判定回路とを備
えたことを特祇とする。
ビット長単位で遅延させる可変長遅延回路と、上記一方
のディジタル回路と構成が等しい他方のディジタル回路
から与えられる信号と上記可変長遅延回路で遅延された
信号とをビット単位に比較してビット誤り量を算定する
ビット比較手段とを備えた入出力信号監視回路において
、上記可変長遅延回路の遅延量とこの遅延量に対応する
ビット誤り量とを格納する記憶手段と、この記憶手段に
格納されたビット誤り量のうち最小値を呈するビット誤
り量を判定し、このビット誤り量に対応する遅延量を上
記可変長遅延回路に設定する最適遅延量判定回路とを備
えたことを特祇とする。
遅延時間を１ビツトずつ変えたときのビー／ ）比較結
果をそれぞれ記憶し、この記憶されたビット比較結果の
中でビット誤り量が最も小さい場合を判定してそのとき
の遅延時間を遅延時間調整回路に設定する。
果をそれぞれ記憶し、この記憶されたビット比較結果の
中でビット誤り量が最も小さい場合を判定してそのとき
の遅延時間を遅延時間調整回路に設定する。
以下、本発明の一実施例を図面に基づき説明する。第１
図はこの実施例の構成を示すブロック構成図である。こ
の実施例は、第１図に示すように、符号化回路１と、伝
送路２と、復号化回路３および４と、本発明にかかわる
回路である入出力信号監視回路１２とを備え、ここで、
入出力信号監視回路１２は、ビット比較回路５と、可変
長遅延回路６と、記憶回路７と、最適遅延時間判定回路
８とを備える。すなわち、この実施例は、一方のディジ
タル回路から与えられる信号をビット長単位で遅延させ
る可変長遅延回路６と、上記一方のディジタル回路と構
成が等しい他方のディジタル回路から与えられる信号と
上記可変長遅延回路で遅延された信号とをビット単位に
比較してビット誤り量を算定するピット比較手段５とを
備え、さらに、本発明の特徴とする手段として、可変長
遅延回路６の遅延量とこの遅延量に対応するビット誤り
量とを格納する記憶手段である記憶回路７と、この記憶
手段に格納されたビット誤り量のうち最小値を呈するビ
ット誤り量を判定し、このビット誤り量に対応する遅延
量を可変長遅延回路６に設定する最適遅延量判定回路８
とを備える。
図はこの実施例の構成を示すブロック構成図である。こ
の実施例は、第１図に示すように、符号化回路１と、伝
送路２と、復号化回路３および４と、本発明にかかわる
回路である入出力信号監視回路１２とを備え、ここで、
入出力信号監視回路１２は、ビット比較回路５と、可変
長遅延回路６と、記憶回路７と、最適遅延時間判定回路
８とを備える。すなわち、この実施例は、一方のディジ
タル回路から与えられる信号をビット長単位で遅延させ
る可変長遅延回路６と、上記一方のディジタル回路と構
成が等しい他方のディジタル回路から与えられる信号と
上記可変長遅延回路で遅延された信号とをビット単位に
比較してビット誤り量を算定するピット比較手段５とを
備え、さらに、本発明の特徴とする手段として、可変長
遅延回路６の遅延量とこの遅延量に対応するビット誤り
量とを格納する記憶手段である記憶回路７と、この記憶
手段に格納されたビット誤り量のうち最小値を呈するビ
ット誤り量を判定し、このビット誤り量に対応する遅延
量を可変長遅延回路６に設定する最適遅延量判定回路８
とを備える。
次に、この実施例の動作を説明する。入力信号９は符号
化回路１で符号変換を受け、伝送路２を経て復号化回路
３に入力され、ここで符号化回路１の逆変換が行われて
出力信号１０が得られる。伝送路２を通った信号は復号
化回路４にも人力され、入出力信号監視回路１２は復号
化回路３および復号化回路４の出力信号の間をビットご
とに比較して誤り監視を行う。復号化回路４の出力信号
は可変長遅延回路６を経てビット比較回路５に入力され
、復号化回路３の出力信号との間でビットごとに比較さ
れる。可変長遅延回路６の遅延時間とビット比較回路５
の比較結果とは記憶回路７に記憶される。ひとつづき、
可変長遅延回路６の遅延時間を変えてビット比較を行い
、この遅延時間と比較結果とを記憶回路７に記憶するこ
とを繰り返し、可変長遅延回路６の遅延時間とビット比
較回路５の比較結果との関係を求めてこの関係を記憶す
る。
化回路１で符号変換を受け、伝送路２を経て復号化回路
３に入力され、ここで符号化回路１の逆変換が行われて
出力信号１０が得られる。伝送路２を通った信号は復号
化回路４にも人力され、入出力信号監視回路１２は復号
化回路３および復号化回路４の出力信号の間をビットご
とに比較して誤り監視を行う。復号化回路４の出力信号
は可変長遅延回路６を経てビット比較回路５に入力され
、復号化回路３の出力信号との間でビットごとに比較さ
れる。可変長遅延回路６の遅延時間とビット比較回路５
の比較結果とは記憶回路７に記憶される。ひとつづき、
可変長遅延回路６の遅延時間を変えてビット比較を行い
、この遅延時間と比較結果とを記憶回路７に記憶するこ
とを繰り返し、可変長遅延回路６の遅延時間とビット比
較回路５の比較結果との関係を求めてこの関係を記憶す
る。
最適遅延時間判定回路８は記憶回路７に記憶された中で
ビット誤り量が最小の場合を選択し、このときの遅延時
間を可変長遅延回路６に設定する。
ビット誤り量が最小の場合を選択し、このときの遅延時
間を可変長遅延回路６に設定する。
本発明は、以上説明したように、可変遅延回路の遅延時
間を変化させてビット照合による誤り検出を行い、ビッ
ト照合の結果としてビット誤り量が最小の遅延時間を選
んでビット照合を行うので、ビット比較回路の人力信号
がＡＩＳ信号などの特殊なパターンの場合でも擬似同期
の発生を回避できる効果がある。
間を変化させてビット照合による誤り検出を行い、ビッ
ト照合の結果としてビット誤り量が最小の遅延時間を選
んでビット照合を行うので、ビット比較回路の人力信号
がＡＩＳ信号などの特殊なパターンの場合でも擬似同期
の発生を回避できる効果がある。
第１図は本発明実施例の構成を示すブロック構成図。
第２図は従来例の構成を示すブロック構成図。
１・・・符号化回路、２・・・伝送路、３．４・・・復
号化回路、５・・・ビット比較回路、６・・・可変長遅
延回路、７・・・記憶回路、８・・・最適遅延時間判定
回路、９・・・人力信号、１０・・・出力信号、１１・
・・警報信号、１２・・・入出力信号監視回路。
号化回路、５・・・ビット比較回路、６・・・可変長遅
延回路、７・・・記憶回路、８・・・最適遅延時間判定
回路、９・・・人力信号、１０・・・出力信号、１１・
・・警報信号、１２・・・入出力信号監視回路。
Claims (1)
- 【特許請求の範囲】 １、一方のディジタル回路から与えられる信号をビット
長単位で遅延させる可変長遅延回路と、上記一方のディ
ジタル回路と構成が等しい他方のディジタル回路から与
えられる信号と上記可変長遅延回路で遅延された信号と
をビット単位に比較してビット誤り量を算定するビット
比較手段とを備えた入出力信号監視回路において、 上記可変長遅延回路の遅延量とこの遅延量に対応するビ
ット誤り量とを格納する記憶手段と、この記憶手段に格
納されたビット誤り量のうち最小値を呈するビット誤り
量を判定し、このビット誤り量に対応する遅延量を上記
可変長遅延回路に設定する最適遅延量判定回路と を備えたことを特徴とする入出力信号監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313389A JPH0681126B2 (ja) | 1989-01-31 | 1989-01-31 | 入出力信号監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313389A JPH0681126B2 (ja) | 1989-01-31 | 1989-01-31 | 入出力信号監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202735A true JPH02202735A (ja) | 1990-08-10 |
| JPH0681126B2 JPH0681126B2 (ja) | 1994-10-12 |
Family
ID=12102035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313389A Expired - Lifetime JPH0681126B2 (ja) | 1989-01-31 | 1989-01-31 | 入出力信号監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681126B2 (ja) |
-
1989
- 1989-01-31 JP JP2313389A patent/JPH0681126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681126B2 (ja) | 1994-10-12 |
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