JPH02202736A - ビット・バッファ回路 - Google Patents
ビット・バッファ回路Info
- Publication number
- JPH02202736A JPH02202736A JP1022895A JP2289589A JPH02202736A JP H02202736 A JPH02202736 A JP H02202736A JP 1022895 A JP1022895 A JP 1022895A JP 2289589 A JP2289589 A JP 2289589A JP H02202736 A JPH02202736 A JP H02202736A
- Authority
- JP
- Japan
- Prior art keywords
- write
- data
- read
- clock
- load signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば、データ伝送用同期端局装置で使用するビット・
バッファ回路に関し、 データを転送する際、転送データの有効部分が全て転送
できる様にすることを目的とし、書き込みクロックに同
期した入力データを該書き込みクロックと非同期の読み
化クロックに同期したデータに変換するビット・バッフ
ァ回路において、入力した書き込みアドレスに対応する
部分にデータが書き込まれ、入力した読み出しアドレス
に対応する部分から書き込まれたデータが読み出される
メモリと、入力データと同相で、該入力データの有効部
分、無効部分に対応して状態が変化するデータイネーブ
ル信号の変化点を利用して書き込みクロックに同期した
書き込みロード信号を生成し、該書き込みロード信号を
用いて設定された初期値から順次書き込みアドレスを生
成する書き込みアドレス生成手段と、該書き込みロード
信号の変化点を利用して該読み出しクロックに同期した
読み出しロード信号を生成するスリップ制御手段と、該
読み化ロード信号を用いて設定された初期値から順次読
み出しアドレスを生成する読み出しアドレス生成手段と
を設ける様に構成する。
バッファ回路に関し、 データを転送する際、転送データの有効部分が全て転送
できる様にすることを目的とし、書き込みクロックに同
期した入力データを該書き込みクロックと非同期の読み
化クロックに同期したデータに変換するビット・バッフ
ァ回路において、入力した書き込みアドレスに対応する
部分にデータが書き込まれ、入力した読み出しアドレス
に対応する部分から書き込まれたデータが読み出される
メモリと、入力データと同相で、該入力データの有効部
分、無効部分に対応して状態が変化するデータイネーブ
ル信号の変化点を利用して書き込みクロックに同期した
書き込みロード信号を生成し、該書き込みロード信号を
用いて設定された初期値から順次書き込みアドレスを生
成する書き込みアドレス生成手段と、該書き込みロード
信号の変化点を利用して該読み出しクロックに同期した
読み出しロード信号を生成するスリップ制御手段と、該
読み化ロード信号を用いて設定された初期値から順次読
み出しアドレスを生成する読み出しアドレス生成手段と
を設ける様に構成する。
ている、この為、ビット・バッファ回路で伝送路からの
データを装置側のクロックに同期させて同期端局装置に
転送するが、入力側クロックと装置側クロックとの位相
差によりスリップが生じて転送データに欠落２重複が生
ずることがある。
データを装置側のクロックに同期させて同期端局装置に
転送するが、入力側クロックと装置側クロックとの位相
差によりスリップが生じて転送データに欠落２重複が生
ずることがある。
そこで、データを転送する際、転送データの有効部分が
全て転送できる様にすることが必要である。
全て転送できる様にすることが必要である。
尚、データの有効部分、無効部分とは１例えばデータが
電話信号の場合、電話信号そのものの部分が有効部分、
パリティ演算結果など装置制御用に付加した余剰ビット
を無効部分とする。
電話信号の場合、電話信号そのものの部分が有効部分、
パリティ演算結果など装置制御用に付加した余剰ビット
を無効部分とする。
本発明は９例えばデータ伝送用同期端局装置で使用する
ビット・バッファ回路に関するものである。
ビット・バッファ回路に関するものである。
一般に、伝送路を介して入力したデータから抽出した入
力側クロックはジッタを伴うので、同期端局装置側で使
用するクロックとは非同期になっ〔従来の技術〕 第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。ここで、第６図左側の符号は第５図中の同
じ符号部分の波形を示す。以下５第６図を参照して第５
図の動作を説明する。
力側クロックはジッタを伴うので、同期端局装置側で使
用するクロックとは非同期になっ〔従来の技術〕 第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。ここで、第６図左側の符号は第５図中の同
じ符号部分の波形を示す。以下５第６図を参照して第５
図の動作を説明する。
先ず、フリップフロップ１１（以下、 ＦＦと省略する
）に第６図−■、■に示すデータと書き込みクロック（
以下、 ＷＣＫと省略する）が入力すると。
）に第６図−■、■に示すデータと書き込みクロック（
以下、 ＷＣＫと省略する）が入力すると。
ＷＣＫに同期したデータが出力する（第６図−■参照）
。
。
一方、ＷＣＫがＦＦ １２に、読み出しクロック（以下
、 ＲＣＫと省略する）がＦＦ １３に加えられると、
これらのクロックの立上り点でＦＦ １２．１３の出力
は０から１に変化するが、この１はＮＡＮＤゲート１４
でＮＡＮＤが取られて１から０に変化する。そ７してＮ
ＡＮロゲートの出力は遅延回路１５でτ。たけ遅延され
。
、 ＲＣＫと省略する）がＦＦ １３に加えられると、
これらのクロックの立上り点でＦＦ １２．１３の出力
は０から１に変化するが、この１はＮＡＮＤゲート１４
でＮＡＮＤが取られて１から０に変化する。そ７してＮ
ＡＮロゲートの出力は遅延回路１５でτ。たけ遅延され
。
ＦＦ １２．１３をリセットするのでＦＦ １２．１３
の出力は１から０に、 ＮＡＮＤゲートの出力は０から
１に変化する。そこで、遅延回路の出力の立上り点（以
下、 ＴＣＫと省略する）でＦＦ １１の出力がＦＦ
１６に取り込まれる（第６図−■〜■参照）。
の出力は１から０に、 ＮＡＮＤゲートの出力は０から
１に変化する。そこで、遅延回路の出力の立上り点（以
下、 ＴＣＫと省略する）でＦＦ １１の出力がＦＦ
１６に取り込まれる（第６図−■〜■参照）。
そして、ＴＣＸに同期したデータはＲＣＫでＦＦ １７
に書き込まれるので、 ＲＣＫに同期したデータが出力
される（第６図−■参照）。
に書き込まれるので、 ＲＣＫに同期したデータが出力
される（第６図−■参照）。
ここで、第７図は課題説明図で、第７図（ａ）はデータ
欠落の場合、第７図（ｂ）はデータ重複の場合の説明図
である。
欠落の場合、第７図（ｂ）はデータ重複の場合の説明図
である。
先ず、第７図（ａ）において、遅延回路１５から出力さ
れるＴＣＫを用いて第７図−■に示すＦＦ １１の出力
をＦＦ１６に入力するが、第７図（ａ）−■１．■１に
示す様に点線のＴＣＫを生成する為に必要なＲＣＫが入
力しないので、 ＦＦ １６．にＦＦ １１のデータ３
が入力できず、データ３が欠落する（第７図（ａ）−■
。
れるＴＣＫを用いて第７図−■に示すＦＦ １１の出力
をＦＦ１６に入力するが、第７図（ａ）−■１．■１に
示す様に点線のＴＣＫを生成する為に必要なＲＣＫが入
力しないので、 ＦＦ １６．にＦＦ １１のデータ３
が入力できず、データ３が欠落する（第７図（ａ）−■
。
■“参照）。
次に第７図において、ＴＣＫを用いてＦＦ １１の出力
の全てをＦＦ １６に入力する（第７図（ト））−■、
■、■“参照）、シかし、データ５がＦＦ １６に入力
している間にＲＣＫで２回、 ＦＦ １７に入力するの
でデータ５が重複する（第７図■）−■゛′、■′、■
パ 参照、ＷＣＫとＲＣＫとの位相差が変動した部分でスリ
ップが生じてデータの欠落１重複が生ずるが。
の全てをＦＦ １６に入力する（第７図（ト））−■、
■、■“参照）、シかし、データ５がＦＦ １６に入力
している間にＲＣＫで２回、 ＦＦ １７に入力するの
でデータ５が重複する（第７図■）−■゛′、■′、■
パ 参照、ＷＣＫとＲＣＫとの位相差が変動した部分でスリ
ップが生じてデータの欠落１重複が生ずるが。
このスリップがどこで発生するか判らない為、データの
有効部分が欠落する可能性があると云う問題がある。
有効部分が欠落する可能性があると云う問題がある。
第１図は本発明の原理ブロック図を示す。
図中、５は入力した書き込みアドレスに対応する部分に
データが書き込まれ、入力した読み出しアドレスに対応
する部分から書き込まれたデータが読み出されるメモリ
で、２は入力データと同相で、該入力データの有効部分
、無効部分に対応して状態が変化するデータイネーブル
信号の変化点を利用して書き込みクロックに同期した書
き込みロード信号を生成し、該書き込みロード信号を用
いて設定された初期値から順次書き込みアドレスを生成
する書き込みアドレス生成手段である。
データが書き込まれ、入力した読み出しアドレスに対応
する部分から書き込まれたデータが読み出されるメモリ
で、２は入力データと同相で、該入力データの有効部分
、無効部分に対応して状態が変化するデータイネーブル
信号の変化点を利用して書き込みクロックに同期した書
き込みロード信号を生成し、該書き込みロード信号を用
いて設定された初期値から順次書き込みアドレスを生成
する書き込みアドレス生成手段である。
また、３は該書き込みロード信号の変化点を利用して該
読み出しクロックに同期した読み出しロード信号を生成
するスリップ制御手段で、４は該読み出ロード信号を用
いて設定された初期値から順次読み出しアドレスを生成
する読み出しアドレス生成手段である。
読み出しクロックに同期した読み出しロード信号を生成
するスリップ制御手段で、４は該読み出ロード信号を用
いて設定された初期値から順次読み出しアドレスを生成
する読み出しアドレス生成手段である。
本発明は書き込みクロックを用いて書き込みアドレス生
成手段２で入力するデータイネーブル信号の変化点を検
出し、この検出信号を書き込みロード信号として内部の
書き込みアドレス生成部分に加える。そこで、書き込み
アドレス生成部分は設定された初期値から順次書き込み
アドレスを生成してメモリ５に加えるので、入力データ
は対応する部分に順次並列に書き込まれるが、書き込ま
れたデータは書き込みアドレスの繰り返し周期分だけ引
き延ばされる。
成手段２で入力するデータイネーブル信号の変化点を検
出し、この検出信号を書き込みロード信号として内部の
書き込みアドレス生成部分に加える。そこで、書き込み
アドレス生成部分は設定された初期値から順次書き込み
アドレスを生成してメモリ５に加えるので、入力データ
は対応する部分に順次並列に書き込まれるが、書き込ま
れたデータは書き込みアドレスの繰り返し周期分だけ引
き延ばされる。
一方、上記の書き込みロード信号はスリップ制御手段３
で読み出しクロックを用いて変化点を検出するがこの検
出信号は読み出しクロックに同期したものとなる。そし
て、この検出信号を読み出しアドレス生成手段に加えて
設定された初期値から順次読み出しアドレスを生成して
メモリに加えるので、対応する部分から書き込まれたデ
ータが読み出される。
で読み出しクロックを用いて変化点を検出するがこの検
出信号は読み出しクロックに同期したものとなる。そし
て、この検出信号を読み出しアドレス生成手段に加えて
設定された初期値から順次読み出しアドレスを生成して
メモリに加えるので、対応する部分から書き込まれたデ
ータが読み出される。
ここで、データイネーブル信号の変化点２例えば無効部
分から有効部分への変化点を利用して生成された書き込
みロード信号と読み出しロード信号で書き込みアドレス
と読み出しアドレスを強制的に初期値にして位相合わせ
をし、有効データの始まりにする。
分から有効部分への変化点を利用して生成された書き込
みロード信号と読み出しロード信号で書き込みアドレス
と読み出しアドレスを強制的に初期値にして位相合わせ
をし、有効データの始まりにする。
この時、書き込みクロックと読み出しクロックの速度が
同一であれば読み出しアドレスは連続して欠落１重複は
ないが、異なると初期値より一つ前の読み出しアドレス
（無効部分のアドレスになる）が欠落するので、データ
の無効部分が欠落する。尚、書き込みロード信号、読み
出しロード信号以外では初期化しないのでメモリに書き
込まれたデータは読み出しクロックで順次、読み出され
る。
同一であれば読み出しアドレスは連続して欠落１重複は
ないが、異なると初期値より一つ前の読み出しアドレス
（無効部分のアドレスになる）が欠落するので、データ
の無効部分が欠落する。尚、書き込みロード信号、読み
出しロード信号以外では初期化しないのでメモリに書き
込まれたデータは読み出しクロックで順次、読み出され
る。
即ち、データを転送する際、転送データの有効部分が全
て転送できる。
て転送できる。
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、第４図は第２図の動作説明図（スリップ
発生時）を示す。尚、第３図、第４図の左側の符号は第
２図中の同じ符号の部分の動作を示す。
の動作説明図、第４図は第２図の動作説明図（スリップ
発生時）を示す。尚、第３図、第４図の左側の符号は第
２図中の同じ符号の部分の動作を示す。
ここで、フリップフロップ２１． ＮＡＮＤゲート２２
゜書き込みカウンタ２３．デコーダ２４． ＯＲゲート
２５〜２９は書き込みアドレス生成手段２の構成部分、
シフトレジスタ３１． ＯＲゲート３２．フリップフロ
ップ３３、３４． ＮＡＮＤゲート３５はスリップ制御
手段３の構成部分、読み出しカウンタ４１．デコーダ４
２． ＡＮＤゲート４３〜４７は読み出しアドレス生成
手段４の構成部分、メモリ部分５１． ＯＲゲート５２
．フリップフロップ５３はメモリ５の構成部分を示す。
゜書き込みカウンタ２３．デコーダ２４． ＯＲゲート
２５〜２９は書き込みアドレス生成手段２の構成部分、
シフトレジスタ３１． ＯＲゲート３２．フリップフロ
ップ３３、３４． ＮＡＮＤゲート３５はスリップ制御
手段３の構成部分、読み出しカウンタ４１．デコーダ４
２． ＡＮＤゲート４３〜４７は読み出しアドレス生成
手段４の構成部分、メモリ部分５１． ＯＲゲート５２
．フリップフロップ５３はメモリ５の構成部分を示す。
以下、第３図、第４図を参照して第２図の動作を説明す
る。
る。
先ず、第３図−■、■に示す様に書き込みクロッ（以下
、 ＷＣＫと省略する）に同期した書き込みデータがメ
モリ５１に入力すると共に、書き込みデータと同位相で
第３図−■に示す様にデータイネーブル信号（以下、
Ｄｉと省略する）が入力する。ここで、第３図−■はＤ
ｉを示すが、１の部分は書き込みデータの有効部分、０
の部分は無効部分を示すので、第３図−■のデータ１〜
３が無効部分。
、 ＷＣＫと省略する）に同期した書き込みデータがメ
モリ５１に入力すると共に、書き込みデータと同位相で
第３図−■に示す様にデータイネーブル信号（以下、
Ｄｉと省略する）が入力する。ここで、第３図−■はＤ
ｉを示すが、１の部分は書き込みデータの有効部分、０
の部分は無効部分を示すので、第３図−■のデータ１〜
３が無効部分。
データ４〜９０が有効部分である。
さて、入力したＤｉはＦＦ ２１ とＮＡＮＤゲート２
２で構成された微分回路で微分されて第３図−■に示す
書き込みロード信号を生成し、書き込みカウンタ（以下
、 ＷＣＴＲと省略する）２３のロード端子（Ｌ）に加
えられる。
２で構成された微分回路で微分されて第３図−■に示す
書き込みロード信号を生成し、書き込みカウンタ（以下
、 ＷＣＴＲと省略する）２３のロード端子（Ｌ）に加
えられる。
そこで、初期値００１が初期値としてロードされるが、
この−ＣＴＲは１例えば５進カウンタで第３図−■に示
す様にＯ〜４のカウント値を順次、デコーダ２４に出力
する。デコーダ２４はカウント値０〜４に対応する書き
込みアドレスを順次出力し。
この−ＣＴＲは１例えば５進カウンタで第３図−■に示
す様にＯ〜４のカウント値を順次、デコーダ２４に出力
する。デコーダ２４はカウント値０〜４に対応する書き
込みアドレスを順次出力し。
ＯＲゲート２５〜２９でＷＣＫ とＯＲが取られて書き
込みアドレスがメモリ５１に加えられる。
込みアドレスがメモリ５１に加えられる。
これにより、第３図−〇に示す様に１例えばアドレス０
の部分にデータ８９．アドレス１の部分にデータ９０が
順次書き込まれるが、 ＷＣＴＲは５分周しているので
書き込みデータは第３図−〇に示す様に５ビツト長に引
き延ばされる。この為、読み出しクロック（以下、 Ｒ
ＣＫと省略する）に変動があってもＷＣにからＲＣＫに
正しく乗り換えることができる。
の部分にデータ８９．アドレス１の部分にデータ９０が
順次書き込まれるが、 ＷＣＴＲは５分周しているので
書き込みデータは第３図−〇に示す様に５ビツト長に引
き延ばされる。この為、読み出しクロック（以下、 Ｒ
ＣＫと省略する）に変動があってもＷＣにからＲＣＫに
正しく乗り換えることができる。
次に、書き込みロード信号は２例えば３ビツトのシフト
レジスタ（以下、 ＳＲと省略する）３１に入力し、
ＯＲゲート３２で出力のＯＲを取ると書き込みロード信
号が第３図−■に示す様に３ビツト長に引き延ばされる
。
レジスタ（以下、 ＳＲと省略する）３１に入力し、
ＯＲゲート３２で出力のＯＲを取ると書き込みロード信
号が第３図−■に示す様に３ビツト長に引き延ばされる
。
ここで、書き込みロード信号を引き延ばすのはＷＣＫか
らＲＣＫに乗り換える際に位相余裕を持たせる為で、３
ビツト以上に引き延ばせばクロック乗り換えが殆ど確実
に行うことができる。
らＲＣＫに乗り換える際に位相余裕を持たせる為で、３
ビツト以上に引き延ばせばクロック乗り換えが殆ど確実
に行うことができる。
さて、３ビツトに引き延ばされた書き込みロド信号（以
下、クロック乗り換え信号と云う）はＦＦ ３３とＦＰ
３４．ＮＡＮＤゲート３５で構成された微分回路を通
って読み出しロード信号を生成してカウンタ（以下、
ＲＣＴＲと省略する）４１のロード端子（Ｌ）に加えら
れる（第３図−■、■参照）。
下、クロック乗り換え信号と云う）はＦＦ ３３とＦＰ
３４．ＮＡＮＤゲート３５で構成された微分回路を通
って読み出しロード信号を生成してカウンタ（以下、
ＲＣＴＲと省略する）４１のロード端子（Ｌ）に加えら
れる（第３図−■、■参照）。
そこで、初期値０がＲＣＴＲ４１にロードされ、０〜４
のカウント値を繰り返し出力するので、デコーダ４２は
対応する読み出しアドレスを生成し、順次ＡＮＤゲート
４３〜４７をオンにする。
のカウント値を繰り返し出力するので、デコーダ４２は
対応する読み出しアドレスを生成し、順次ＡＮＤゲート
４３〜４７をオンにする。
これにより、メモリ５１に書き込まれたデータは読み出
され、 ＯＲゲート５２． ＦＦ ５３を通ッテＲｃＫ
ニ同期したデータが出力される（第３図−［相］、■参
照）。即ち、 ＷＣＫとＲＣＫとが同じ速度であった場
合。
され、 ＯＲゲート５２． ＦＦ ５３を通ッテＲｃＫ
ニ同期したデータが出力される（第３図−［相］、■参
照）。即ち、 ＷＣＫとＲＣＫとが同じ速度であった場
合。
書き込まれたデータがそのまま読み出しデータとして出
力される。
力される。
しかし、ＷＣＫに対してＲＣＫが遅い場合には、第４図
（ａ）−［相］°に示す様に読み出しアドレスが３の時
に第４図（ａ）−■に示す読み出しロード信号がＲＣＴ
Ｒ４１に入力して読み出しアドレスが０になり。
（ａ）−［相］°に示す様に読み出しアドレスが３の時
に第４図（ａ）−■に示す読み出しロード信号がＲＣＴ
Ｒ４１に入力して読み出しアドレスが０になり。
読み出しデータ３が欠落するが、この部分は無効部分の
データである。
データである。
また、−〇にに対してＲＣＫが速い場合には、第４図（
ｂ）−［相］″に示す様に 読み出しアドレスが０にな
った後、再び０になるのでデータ４が重複するが欠落は
しない。
ｂ）−［相］″に示す様に 読み出しアドレスが０にな
った後、再び０になるのでデータ４が重複するが欠落は
しない。
即ち、データを転送する際、転送データの有効部分が全
て転送できる。
て転送できる。
以上詳細に説明した様に本発明によればデータを転送す
る際、転送データの有効部分が全て転送できると云う効
果がある。
る際、転送データの有効部分が全て転送できると云う効
果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は第２図の動作説明図（スリップ発生時）、第５
図は従来例のブロック図、 第６図は第５図の動作説明図、 第７図は課題説明図を示す。 図において、 ２は書き込みアドレス生成手段、 ３はスリップ制御手段、 ４は読み出しアドレス生成手段、 ５はメモリを示す。 本発明の源」里ブロック図 躬 図 従来イタ１１のブ°ロック図 第Ｓ図 晃 図 ■′ θ ！ α 課題説明図 第７図
の動作説明図、 第４図は第２図の動作説明図（スリップ発生時）、第５
図は従来例のブロック図、 第６図は第５図の動作説明図、 第７図は課題説明図を示す。 図において、 ２は書き込みアドレス生成手段、 ３はスリップ制御手段、 ４は読み出しアドレス生成手段、 ５はメモリを示す。 本発明の源」里ブロック図 躬 図 従来イタ１１のブ°ロック図 第Ｓ図 晃 図 ■′ θ ！ α 課題説明図 第７図
Claims (1)
- 【特許請求の範囲】 書き込みクロックに同期した入力データを該書き込みク
ロックと非同期の読み出クロックに同期したデータに変
換するビット・バッファ回路において、 入力した書き込みアドレスに対応する部分にデータが書
き込まれ、入力した読み出しアドレスに対応する部分か
ら書き込まれたデータが読み出されるメモリ（５）と、 入力データと同相で、該入力データの有効部分、無効部
分に対応して状態が変化するデータイネーブル信号の変
化点を利用して書き込みクロックに同期した書き込みロ
ード信号を生成し、該書き込みロード信号を用いて設定
された初期値から順次書き込みアドレスを生成する書き
込みアドレス生成手段（２）と、 該書き込みロード信号の変化点を利用して該読み出しク
ロックに同期した読み出しロード信号を生成するスリッ
プ制御手段（３）と、該読み出ロード信号を用いて設定
された初期値から順次読み出しアドレスを生成する読み
出しアドレス生成手段（４）とを設けることを特徴とす
るビット・バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022895A JP2555723B2 (ja) | 1989-02-01 | 1989-02-01 | ビット・バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022895A JP2555723B2 (ja) | 1989-02-01 | 1989-02-01 | ビット・バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202736A true JPH02202736A (ja) | 1990-08-10 |
| JP2555723B2 JP2555723B2 (ja) | 1996-11-20 |
Family
ID=12095388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022895A Expired - Lifetime JP2555723B2 (ja) | 1989-02-01 | 1989-02-01 | ビット・バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555723B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637740A (ja) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | ビットバッファ回路 |
-
1989
- 1989-02-01 JP JP1022895A patent/JP2555723B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637740A (ja) * | 1992-07-16 | 1994-02-10 | Fujitsu Ltd | ビットバッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555723B2 (ja) | 1996-11-20 |
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