JPH04129343A

JPH04129343A - データ転送回路

Info

Publication number: JPH04129343A
Application number: JP2248909A
Authority: JP
Inventors: Masayuki Katori; 香取　雅之
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-20
Filing date: 1990-09-20
Publication date: 1992-04-30
Anticipated expiration: 2014-07-28
Also published as: JP2925282B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕送受信レジスタ間のデータ転送をＮτで行なうデータ転
送回路に関し、ゲーテッドクロックの一時停止を行なったとき転送デー
タに欠落を生ずることの防止を目的とし、ゲーテッドク
ロックの発生と停止を検出しその出力とデータが有効で
あることを示す信号との論理積によって生成される信号
を用いて受信側のバッファ回路にデータを入力する如く
構成する。

〔産業上の利用分野〕

本発明は論理回路間のデータ転送方式に関し、特にレジ
スターレジスタ間のデータ転送をＮｒ（Ｎ≧２）で行な
うデータ転送において、障害の探索やデハソグなどのた
め、クロックを一時停止した場合のデータの欠落を防止
し得るデータ転送方式に係る。

〔従来の技術〕

従来、論理回路内のレジスタ間のデータ転送は、該シス
テムのクロックに同期して行なわれていた。

近年、システムの処理速度の向上に伴い、サイクルタイ
ムが高速化して来ており、この場合、レジスターレジス
タ間のデータ遅延時間がシステムのサイクルタイム（τ
）より大きくなるような場合はレジスターレジスタ間の
データ転送をＮｒ（Ｎ≧２）で行なわなければならない
。このような、データ転送においては、τの値に応じて
２τ転送、３τ転送等と呼ぶ。ここで、２τ転送とは、
データ遅延時間がシステムサイクルタイムより大きく、
システムサイクルタイムの２倍より小さい場合のデータ
転送であり、３τ転送とは、データ遅延時間がシステム
サイクルタイムの２倍より大きく、システムサイクルタ
イムの３倍より小さい場合のデータ転送である。

このようなデータ転送では、転送先へのデータの到着が
、若干の遅延を伴うことにはなるが、通常の動作を行な
っている限りでは特に不都合を生ずることはない。

〔発明が解決しようとする課題〕

論理回路において発生した障害について、その原因を探
索するためには、障害発生時点付近でクロックを止めて
、そのときの各部の状態を調べたり、クロックをｌクロ
ックずつ歩進させて、各部の状態の推移を調査すると云
う方法が採られる。

ところが前述したような、データ転送をＮｒで行なうよ
うな方式においては、クロックを止めると、次にクロッ
クを与えたとき、その間にいくつかのデータが欠落する
と言う問題点があった。

以下、その理由について説明する。第４図は従来のデー
タ転送回路の例を示す図であって、５０は出力回路、５
１はＮτ転送区間、５２は入力回路、５３はデータの有
効性を示す■信号を保持するレジスタ（ＶＡ）、５４は
同じくレジスタ（ＶＢ）、５５は出力回路側で転送デー
タを保持するレジスタ（ＤＡ）、５６は入力回路側で受
信したデータを保持するレジスタ（ＤＢ）を表わしてい
る。また、Ｇは後述するＧＣＬＫを示している。

第５図は従来のデータ転送の例を示すタイムチャートで
ある。同図において、５７はクロックを示しており、Ｆ
ＣＬＫは、基本クロック、ＧＣＬＫはＦＣＬＫを基にシ
ステム内各部に供給され実際に使用されるためのクロッ
クとして生成されたクロックを示している。

また、５８は第３図に示した出力回路５０の各レジスタ
の出力を示すものでＶＯはレジスタ５３の出力、Ｄｏは
レジスタ５５の出力、を示している。

さらに、５９．６０はそれぞれ２τ転送時、３τ転送時
の入力回路（第４図の入力回路５２）のＶＩ、Ｄｌおよ
び、レジスタ５６（ＤＢ）へのデータのセントの状態を
示している。

同図において、ＧＣＬＫは０〜４で一旦停止し、５で１
クロツクパルスを送出して再び停止し、次に６，７と２
クロツクパルスを送出してからまた、停止し、次に８．
９．１０と３クロツクパルスを送出してからち、再び停
止し、１１から通常に戻ると言う状態が示されている。

このときの、出力回路側のデータが同図５８のＤｏで示
されるようであるとき、入力回路側ではそれが例えば２
τ転送であれば、転送区間の遅延で第５図の５９に示さ
れるように受信される。

同図で明らかなように転送区間で２での遅延を生ずる結
果、転送データが入力回路側のレジスタ（第３図の５６
）にセットされるべきタイミングで、すてにＣＣＬＫが
停止してしまっているので、データ抜けが発生する　（
第５図のＤ３．Ｄ６゜Ｄｏ等がこれに相当する）。

同様に数字符６０で示す３τ転送時には、Ｄ２゜Ｄ３．
Ｄ６．ＤＢ、Ｄｏが抜けていることが分かる。

上述のように従来のデータ転送方式においては、ＧＣＬ
Ｋを停止したとき、データの正常な転送が損なわれ、障
害解析などに支障を生ずると云う問題点があった。

本発明は、このような従来の問題点に鑑み、データＮτ
転送を行なう回路において、クロックの一時停止を行な
ってもデータ抜けを生ずることのない制御方式を提供す
ることを目的としている。

〔課題を解決するための手段〕

本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は、一定の周期でシステムサイクルを
発生するフリーランクロック（Ｆ）と、フリーランクロ
ック（Ｆ）に同期し、任意の周期で発生され、システム
動作の契機となるゲーテッドクロック（Ｇ）と、データ
が有効であることを示すデータバリッド信号（ＶＯ）と
を用い、送信レジスタと受信レジスタの間のデータ転送
をＮτ（Ｎ≧２）で行なうデータ転送方式において、送
信側に、ゲーテッドクロックの発生と停止を検出してそ
の結果を信号（ＧＣＬＫＳ）として出力する回路と、該
信号（ＧＣＬＫＳ）と前記バリッド信号（ＶＯ）との論
理積から成る信号（ＧＤＯ）を生成する回路とを設ける
と共に、受信側に、受信レジスタとしてバッファ回路（
Ｉ　ＱＢ）と、受信側で受信した前記信号（ＧＤＯ）が
オンのとき、受信データをバッファ回路（Ｉ　ＱＢ）に
入力する如く制御する手段とを設けたデータ転送回路で
ある。

〔作　用〕

第１図は本発明の詳細な説明する図であって、１は出力
回路、２はＮτ転送区間、３は入力回路、４はデータが
有効であることを示すバリッド信号を保持するレジスタ
、５は転送すべきデータを保持するレジスタ、６はゲー
テッドクロック検出回路、７はアンド回路、８はバッフ
ァ制御回路、９はバッファ回路を表わしている。

同図において、ゲーテッドクロック検出回路６はシステ
ム動作の契機となるゲーテッドクロックの発生およびそ
の停止を検出してその結果を信号ＧＣＬＫＳとして出力
する。すなわち、この例では、ゲーテッドクロツタが発
生している間は信号ＧＣＬＫＳは“１”となり、ゲーテ
ッドクロ・ツクが停止すると信号ＧＣＬＫＳは“０”と
なる。

従って、バリッド信号が“１”　（データが有効）であ
り、ゲーテッドクロックが発生している間は信号ＧＤＯ
は“１”となる。

該信号ＧＤＯは、データと同じ区間をＮτ転送される。

入力回路３側では受信した上記ＧＤＯ信号ヲ用いて、バ
ッファ制御回路８がバッファ回路に出力回路から転送さ
れて来たデータを格納する。

このとき、ゲーテッドクロックはすでに停止しているが
、ＧＤＯ信号はデータと同様に遅延して入力回路側に到
達して来るので、これとフリーランクロック（Ｆ）とに
より制御が行なわれる。

以上の動作により、ゲーテッドクロックが停止しても出
力回路から送られたデータは欠落することなく、その総
てを入力回路で受信することができる。

〔実施例〕

第２図は本発明の一実施例を示す図であって、１〜９は
それぞれ第１図の場合と同様であり、１０゜１１はフリ
ツブフロップ、１２は排他的論理和回路を表わしている
。

また、図中のＦはフリーランクロ・ツク、Ｇはゲーテッ
ドクロツタを表わしている。

第３図は本発明の実施例の動作の例を示すタイムチャー
トであって、１３はクロックであり、Ｆはフリーランク
ロック、Ｇはゲーテッドクロック、１４は出力回路の信
号でＤｏはレジスタ５の出力（転送データ）、ｖ○はレ
ジスタ４の出力（バリッド信号）、１５はゲーテッドク
ロック検出回路の出力であるＧＣＬＫＳ信号、１６はＧ
ＣＬＫＳ信号とパリ・ノド信号■Ｏとの論理和の結果と
して生成される信号（ＧＤＯ）　、１７は２τ転送時の
入力回路側のバリッド信号とデータの状態、１８は３τ
転送時の入力回路側のバリッド信号とデー夕の状態を示
している。

以下第２図および第３図を用いて実施例の動作について
説明する。

第２図において、ゲーテッドクロック検出回路６は、フ
リップフロップ１０、フリップフロップ１１、および排
他的論理和回路１２とから構成されている。フリップフ
ロップ１０はそのＱ２出力が入力端に帰還されているの
で、ゲーテッドクロック（Ｇ）が与えられる都度反転す
る。

フリップフロップ１０の出力はフリップフロップ１１に
入力され、フリーランクロック（Ｆ）によってフリップ
フロップ１１にセットされる。

フリップフロップ１０の出力とフリップフロップ１１の
出力は排他的論理和回路１２によって排他的論理和が採
られ、その結果が信号ＧＣＬＫＳとして出力される。そ
して、この信号ＧＣＬＫＳとバリッド信号ＶＯとの論理
積が論理積回路７によって採られ、信号ＧＤＯが生成さ
れる。

これらの各信号とクロックとの関係を第３図に１３〜１
６として示している。

第３図では、ゲーテッドクロック（Ｇ）が４〜５０間、
５〜６の間、７〜８の間、および１０〜１１の間で一時
停止した場合の各信号の状態を示している。

出力側がこのような状態にあるときの入力回路３の信号
ｖ■、データＤＩ、およびバッファ回路９へのデータの
セント等の様子は同図１７あるいは１８に示すようにな
る。すなわち、２τ転送においての各部の信号は数字符
１７で示す如く、データＤＩはＤＩ−２１−５信号Ｖｌ
はＶＩ−２ｒ、バッファ回路９へのデータのセットはＩ
ＱＢ−２τとして示されるチャートのようになる。

また、３τ転送においての各部の信号は数字符１８で示
されるようになり、ＤＩ−３τ、ＶＩ−３τ、ＩＱＢ−
３τはそれぞれ、それが３τ転送時のものであることを
示している。

これらの図から明らかなように、本発明では出力回路側
で、ゲーテッドクロックの発生、停止を検出して、これ
によりバリッド信号の送出を制御すると共に、入力回路
側では受信したデータをバッファ制御回路８の制御によ
り該データと同じ遅延時間を有するバリッド信号とフリ
ーランクロック（Ｆ）を用いて、バッファ回路９に格納
するようにしている。すなわち、バッファ制御回路８は
フリーランクロック（Ｆ）により信号Ｖｌがオンの時バ
ッファ回路９に対して書込み制御信号を出力し、バッフ
ァ回路９はこの書込み制御信号により転送データ（ＤＩ
）を取り込む。信号ＶｌとデータＤＩは互いに同期し、
同じ遅延時間であるので第３図のタイムチャートに示さ
れるようにデータの抜けは生じない。

〔発明の効果〕

以上説明したように、本発明によれば、障害探索やデバ
ッグ等のため、システムのゲーテッドクロックを停止さ
せても常にデータを正常に転送することができるから、
その動作分析などを正確に行ない得る利点がある。また
、本発明のＮの値はデータの転送時間のみに依存してい
るものであるので、データの遅延時間が変化しても回路
設定を変更する必要がないと言う利点もある。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図、第２図は本発明の
一実施例を示す図、第３図は実施例の動作の例を示すタ
イムチャート、第４図は従来のデータ転送回路の例を示
す図、第５図は従来のデータ転送の例を示すタイムチャ
ートである。１・・・出力回路、２・・・Ｎτ転送区間、３・・・入
力回路、４，５・・・レジスタ、６・・・ゲーテッドク
ロック検出回路、７・・・アンド回路、８・・・バッフ
ァ制御回路、９・・・バッファ回路、１０．１１・・・
フリップフロップ、１２・・・排他的論理和回路、１３
・・・クロック、１４・・・出力回路の信号、１５・・
・ＧＣＬＫＳ信号、１６・・・ＧＤＯ信号、１７・・・
２τ転送時の入力回路側のバリッド信号とデータの状態
、１８・・・３τ転送時の入力回路側のバリッド信号と
データの状態。

Claims

【特許請求の範囲】一定の周期でシステムサイクルを発生するフリーランク
ロック（Ｆ）と、フリーランクロック（Ｆ）に同期し、任意の周期で発生
され、システム動作の契機となるゲーテッドクロック（
Ｇ）と、データが有効であることを示すデータバリッド信号（Ｖ
Ｏ）とを用い、送信レジスタと受信レジスタの間のデータ転送をＮτ（
Ｎ≧２）で行なうデータ転送方式において、送信側に、ゲーテッドクロックの発生と停止を検出して
その結果を信号（ＧＣＬＫＳ）として出力する回路と、
該信号（ＧＣＬＫＳ）と前記バリッド信号（ＶＯ）との
論理積から成る信号（ＧＤＯ）を生成する回路とを設け
ると共に、受信側に、受信レジスタとしてバッファ回路（ＩＱＢ）
と、受信側で受信した前記信号（ＧＤＯ）がオンのとき、受
信データをバッファ回路（ＩＱＢ）に入力する如く制御
する手段とを設けたことを特徴とするデータ転送回路。