JPH02203536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02203536A JPH02203536A JP1024198A JP2419889A JPH02203536A JP H02203536 A JPH02203536 A JP H02203536A JP 1024198 A JP1024198 A JP 1024198A JP 2419889 A JP2419889 A JP 2419889A JP H02203536 A JPH02203536 A JP H02203536A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に微細な半導
体素子のコンタクト窓形成に関する。
体素子のコンタクト窓形成に関する。
従来の技術
半導体装置の高集積化に伴い、素子の微細化が進んでい
る。この素子の微細化を実現するためには、素子に用い
る配線用のコンタクト窓を微細に形成する必要がある。
る。この素子の微細化を実現するためには、素子に用い
る配線用のコンタクト窓を微細に形成する必要がある。
そこで従来の半導体装置の製造方法では、微細なフォト
レジストパターン窓形成により実現を図っている、例え
ば第５図（ａ）から（ｅ）を用いて説明すると、まず第
５図（ａ）に示すように、素子間絶縁分離領域に酸化膜
１０２を形成して素子分離を施したＰ型Ｓ１基板１０１
において、ゲート酸化膜１０３およびゲート電極配線材
料であるポリ５１１０４を形成する。そして、ゲート電
極配線を形成すべき位置にフォトリングラフイー技術を
用いてレジスト１０５を形成する。
レジストパターン窓形成により実現を図っている、例え
ば第５図（ａ）から（ｅ）を用いて説明すると、まず第
５図（ａ）に示すように、素子間絶縁分離領域に酸化膜
１０２を形成して素子分離を施したＰ型Ｓ１基板１０１
において、ゲート酸化膜１０３およびゲート電極配線材
料であるポリ５１１０４を形成する。そして、ゲート電
極配線を形成すべき位置にフォトリングラフイー技術を
用いてレジスト１０５を形成する。
次に同（ｂ）に示す様に、前記レジスト１０５をエツチ
ングマスクとしてポリ５１１０４を異方性エツチングし
てゲート配線１０４”を得る。レジスト１０５を除去し
た後全面にＣＶＤ酸化膜を形成する。さらにＣＶＤ酸化
膜をドライエツチングにより異方性エツチングして同（
Ｃ）のサイドウオールスペーサ１０６′ヲ形成し、コン
タクト部にイオン注入などでｎ４領域ＩＯ７を形成する
。次に同（ｄ）に示す様にＰＳＧ（ＩＪンドープドガラ
ス）又はＢＰＳＧ （ボロン・リンドープドガラス）な
どのＣＶＤ酸化膜１０８を形成し熱処理を行なって表面
をなだらかにする。
ングマスクとしてポリ５１１０４を異方性エツチングし
てゲート配線１０４”を得る。レジスト１０５を除去し
た後全面にＣＶＤ酸化膜を形成する。さらにＣＶＤ酸化
膜をドライエツチングにより異方性エツチングして同（
Ｃ）のサイドウオールスペーサ１０６′ヲ形成し、コン
タクト部にイオン注入などでｎ４領域ＩＯ７を形成する
。次に同（ｄ）に示す様にＰＳＧ（ＩＪンドープドガラ
ス）又はＢＰＳＧ （ボロン・リンドープドガラス）な
どのＣＶＤ酸化膜１０８を形成し熱処理を行なって表面
をなだらかにする。
そして、フォトリングラフイー技術を用いてコンタクト
形成部のレジストを除去したレジスト１０３を形成する
。レジスト１０９を工□ッチングマスクとしてＣＶＤ酸
化［％１０８をエツチングして、コンタクト部のｎ・領
域１０７の表面を露出させた後、同（ｅ）の様にＡＩ配
線１１０を形成して、ＭＯＳＦＥＴ）ランジスタのソー
ス及びドレインの配線コンタクトを形成するというもの
であった。
形成部のレジストを除去したレジスト１０３を形成する
。レジスト１０９を工□ッチングマスクとしてＣＶＤ酸
化［％１０８をエツチングして、コンタクト部のｎ・領
域１０７の表面を露出させた後、同（ｅ）の様にＡＩ配
線１１０を形成して、ＭＯＳＦＥＴ）ランジスタのソー
ス及びドレインの配線コンタクトを形成するというもの
であった。
発明が解決しようとする課題
しかし、第５図で示した従来の製造方法では、以下に記
述する様な課題が残っている。
述する様な課題が残っている。
（１）第５図（ｄ）に示したレジスト１０９は、コンタ
クト部が１μｍ以下になると、レジスト１０９のコンタ
クト窓を精度良く形成する事が非常に困難となり、１μ
讃よりも小さな窓あけは非常にむつかしい。また、コン
タクトが大きく広がってしまうと、ゲート電極！０４′
とＡＩ配線１１０が接してしまいＭＯＳＦＥＴとしての
動作をしなくなる。
クト部が１μｍ以下になると、レジスト１０９のコンタ
クト窓を精度良く形成する事が非常に困難となり、１μ
讃よりも小さな窓あけは非常にむつかしい。また、コン
タクトが大きく広がってしまうと、ゲート電極！０４′
とＡＩ配線１１０が接してしまいＭＯＳＦＥＴとしての
動作をしなくなる。
（２）レジスト１０９はフォトリングラフイー技術のマ
スク合わせを用いて形成しているので通常０゜２〜０．
５μ閣程度の合わせズレを生じる。この合わせズレによ
る不良を防ぐために合わせ余裕が必要となる。合わせ余
裕を設けることにより一素子あたりの占める領域が広く
なるため、素子の微細化及び高集積化は困難となる。
スク合わせを用いて形成しているので通常０゜２〜０．
５μ閣程度の合わせズレを生じる。この合わせズレによ
る不良を防ぐために合わせ余裕が必要となる。合わせ余
裕を設けることにより一素子あたりの占める領域が広く
なるため、素子の微細化及び高集積化は困難となる。
課題を解決するための手段
本発明は、素子分離領域とゲート酸化膜を形成した半導
体基板の一主面において、少なくとも全面にゲート電極
となる導体薄膜を形成する工程と、前記導体薄膜上に第
１の絶縁性薄膜を形成する工程と、ゲート電極を形成す
る領域に第１のフォトレジストを形成する工程と前記第
１のフォトレジストをエツチングマスクとして前記第１
の絶縁性薄膜と導体薄膜をエツチングする工程と、前記
第１のフォトレジストを除去する工程と、全面に第２の
絶縁性薄膜を形成する工程と、前記第２の絶縁性薄膜を
形成する工程と、前記第２の絶縁性薄膜を所望の１異方
性エツチングする工程と、コンタクト部にイオン注入等
により高不純物濃度領域を形成する工程と、全面に第３
の絶縁性薄膜を形成する工程と、前記ゲート電極とコン
タクト形成部との余裕を考慮せずにコンタクト形成部付
近の領域に第２のフォトレジストを形成する工程と、前
記第２のフォトレジストをエツチングマスクとして、前
記第３の絶縁性薄膜を所望の量エツチングする工程と、
前記第２のフォトレジストを除去する工程と、配線を形
成する工程により形成する方法である。
体基板の一主面において、少なくとも全面にゲート電極
となる導体薄膜を形成する工程と、前記導体薄膜上に第
１の絶縁性薄膜を形成する工程と、ゲート電極を形成す
る領域に第１のフォトレジストを形成する工程と前記第
１のフォトレジストをエツチングマスクとして前記第１
の絶縁性薄膜と導体薄膜をエツチングする工程と、前記
第１のフォトレジストを除去する工程と、全面に第２の
絶縁性薄膜を形成する工程と、前記第２の絶縁性薄膜を
形成する工程と、前記第２の絶縁性薄膜を所望の１異方
性エツチングする工程と、コンタクト部にイオン注入等
により高不純物濃度領域を形成する工程と、全面に第３
の絶縁性薄膜を形成する工程と、前記ゲート電極とコン
タクト形成部との余裕を考慮せずにコンタクト形成部付
近の領域に第２のフォトレジストを形成する工程と、前
記第２のフォトレジストをエツチングマスクとして、前
記第３の絶縁性薄膜を所望の量エツチングする工程と、
前記第２のフォトレジストを除去する工程と、配線を形
成する工程により形成する方法である。
作用
本発明は上記構成により、ゲート電極配線上の第１の絶
縁性薄膜と第２の絶縁性薄膜により、ゲート電極を絶縁
分離した後、第３の絶縁性薄膜を形成し、ゲート電極上
の一部（または全部）の第３の絶縁性薄膜をエツチング
してコンタクト窓を形成することでコンタクト部がゲー
ト電極と自己整合的に形成できるので、コンタクト形成
時のレジストの窓あけは微小にする必要がなく、形成が
容易にできる。
縁性薄膜と第２の絶縁性薄膜により、ゲート電極を絶縁
分離した後、第３の絶縁性薄膜を形成し、ゲート電極上
の一部（または全部）の第３の絶縁性薄膜をエツチング
してコンタクト窓を形成することでコンタクト部がゲー
ト電極と自己整合的に形成できるので、コンタクト形成
時のレジストの窓あけは微小にする必要がなく、形成が
容易にできる。
また、コンタクト形成時のレジスト形成で、マスク合わ
せの合わせズレを生じたとしても、ゲート電極と配線間
の絶縁性には影響を与えないので、合わせ余裕が不要で
あり、素子を微細化できる。
せの合わせズレを生じたとしても、ゲート電極と配線間
の絶縁性には影響を与えないので、合わせ余裕が不要で
あり、素子を微細化できる。
また、これにより、高集積化が可能となる。
実施例
以下に、本発明の半導体装置の製造方法を図面に基づい
て説明する。
て説明する。
（第１実施例）
第１図は、第１の発明の半導体装置の製造方法の第１の
実施例を説明するための工程断面図であり、素子間絶縁
分離領域に酸化膜２を形成した後、ＭＯＳＦＥＴのゲー
ト酸化［３を形成したＰ型（１００）シリコン（Ｓ＋）
基板１上に、第１図（Ａ）に示す様にゲート電極となる
導体薄膜としてのリンをドープしたｎ３ポリシリコン４
を３００ｎｍ形成し、第１の絶縁性薄膜としてのＣＶＤ
酸化膜５を３００ｎｍ形成する。
実施例を説明するための工程断面図であり、素子間絶縁
分離領域に酸化膜２を形成した後、ＭＯＳＦＥＴのゲー
ト酸化［３を形成したＰ型（１００）シリコン（Ｓ＋）
基板１上に、第１図（Ａ）に示す様にゲート電極となる
導体薄膜としてのリンをドープしたｎ３ポリシリコン４
を３００ｎｍ形成し、第１の絶縁性薄膜としてのＣＶＤ
酸化膜５を３００ｎｍ形成する。
そして、ゲート電極を形成すべき領域上にフォトリング
ラフイー技術を用いて第１のレジストとしてのレジスト
８を形成する。次に、同（Ｂ）に示す様にレジスト６を
エツチングマスクとして、ドライエツチング等によりＣ
ＶＤ酸化膜５を異方性エツチングし、ｎ４ポリシリコン
４を異方性エツチングしてゲート電極４′とした後、レ
ジスト６を除去して、全面に第２の絶縁性薄膜としての
ＣＶＤ酸化膜７を！００〜３００ｎｍ形成する。次に同
（Ｃ）に示す様にＣＶＤ酸化膜７をドライエツチング等
により異方性エツチングしてサイドウオールスペーサー
７″を形成した後、イオン注入等によりヒ素（Ａｓ）を
導入してｎ４領域８を形成する。次に同（Ｄ）に示す様
に、全面に第３の絶縁性薄膜としての熱流動性の低いＣ
ＶＤ酸化Ｍ９を２００ｎｍと熱流動性の高い絶縁性薄膜
としてのボロン（Ｂ）とリン（Ｐ）を含んだＣＶＤ酸化
膜（ＢＰＳＧ膜） １０を３００ｎｍ形成する。
ラフイー技術を用いて第１のレジストとしてのレジスト
８を形成する。次に、同（Ｂ）に示す様にレジスト６を
エツチングマスクとして、ドライエツチング等によりＣ
ＶＤ酸化膜５を異方性エツチングし、ｎ４ポリシリコン
４を異方性エツチングしてゲート電極４′とした後、レ
ジスト６を除去して、全面に第２の絶縁性薄膜としての
ＣＶＤ酸化膜７を！００〜３００ｎｍ形成する。次に同
（Ｃ）に示す様にＣＶＤ酸化膜７をドライエツチング等
により異方性エツチングしてサイドウオールスペーサー
７″を形成した後、イオン注入等によりヒ素（Ａｓ）を
導入してｎ４領域８を形成する。次に同（Ｄ）に示す様
に、全面に第３の絶縁性薄膜としての熱流動性の低いＣ
ＶＤ酸化Ｍ９を２００ｎｍと熱流動性の高い絶縁性薄膜
としてのボロン（Ｂ）とリン（Ｐ）を含んだＣＶＤ酸化
膜（ＢＰＳＧ膜） １０を３００ｎｍ形成する。
次に、同（Ｅ）に示す様に、８００℃以上の霧囲気中で
熱処理を施しＢＰＳＧ膜！０膜流０させ表面をなだらか
にして、以後に形成する配線の形成を容易にした後、コ
ンタクト形成領域およびコンタクトを形成するゲート電
極４Ｉ付近以外の領域つまり、ゲート電極上とコンタク
ト領域をのぞく領域にフォトリングラフィ技術により第
２のレジストとしチルシスト１１を形成する。この時レ
ジストの開口部はコンタクト部よりも広くレジストの微
細な穴あけは不要である次に同（Ｆ）に示す様に、ドラ
イエツチング等によりＢＰＳＧＩＯとＣＶＤ酸化膜９を
異方性エツチングする。この時、一部のＢＰＳＧ膜ｌＯ
とＣＶＤ酸化膜９がサイドウオールスペーサ７′近くに
残る。これにより、ｎ◆領域８のコンタクト面の一端は
ゲート電極４′との間で自己整合的に決まる。次に同（
Ｇ）に示す様に、レジスト１１を除去し、ｎ◆領域８表
面に自然形成される自然酸化膜をウェットエツチング等
により除去した後、配線形成のためのＡ１薄膜Ｉ２と、
ＡＩ配線形成領域上のレジスト１３を形成する。次に、
同（■）に示す様にレジストＩ３をエツチングマスクと
してＡＩ薄膜Ｉ２をエツチングした後、レジスト１３を
除去して、ＭＯＳＦＥＴのソース・ドレイン領域のコン
タクトを形成する。
熱処理を施しＢＰＳＧ膜！０膜流０させ表面をなだらか
にして、以後に形成する配線の形成を容易にした後、コ
ンタクト形成領域およびコンタクトを形成するゲート電
極４Ｉ付近以外の領域つまり、ゲート電極上とコンタク
ト領域をのぞく領域にフォトリングラフィ技術により第
２のレジストとしチルシスト１１を形成する。この時レ
ジストの開口部はコンタクト部よりも広くレジストの微
細な穴あけは不要である次に同（Ｆ）に示す様に、ドラ
イエツチング等によりＢＰＳＧＩＯとＣＶＤ酸化膜９を
異方性エツチングする。この時、一部のＢＰＳＧ膜ｌＯ
とＣＶＤ酸化膜９がサイドウオールスペーサ７′近くに
残る。これにより、ｎ◆領域８のコンタクト面の一端は
ゲート電極４′との間で自己整合的に決まる。次に同（
Ｇ）に示す様に、レジスト１１を除去し、ｎ◆領域８表
面に自然形成される自然酸化膜をウェットエツチング等
により除去した後、配線形成のためのＡ１薄膜Ｉ２と、
ＡＩ配線形成領域上のレジスト１３を形成する。次に、
同（■）に示す様にレジストＩ３をエツチングマスクと
してＡＩ薄膜Ｉ２をエツチングした後、レジスト１３を
除去して、ＭＯＳＦＥＴのソース・ドレイン領域のコン
タクトを形成する。
（第２実施例）
第２図は本発明の半導体装置の製造方法の第２の実施例
を説明するための工程断面図であり、前述の第１実施例
の第１図（Ａ）から（Ｃ）と同様の方法で形成した後、
第２図（Ｄ′）に示す様に全面に第３の絶縁性薄膜とし
ての熱流動性の高いの絶縁性薄膜としてのＢＰＳＧ膜１
２膜形２する。次に同図（Ｅ′）に示す様に、８００℃
以上の霧囲気中で熱処理を施しＢＰＳＧ膜ｌＯを流動さ
せ表面をなだらかにし以後の配線形成が容易になる様に
した後、コンタクト形成領域およびコンタクトを形成す
るゲート電極４”付近以外の領域にレジスト！■を形成
する。
を説明するための工程断面図であり、前述の第１実施例
の第１図（Ａ）から（Ｃ）と同様の方法で形成した後、
第２図（Ｄ′）に示す様に全面に第３の絶縁性薄膜とし
ての熱流動性の高いの絶縁性薄膜としてのＢＰＳＧ膜１
２膜形２する。次に同図（Ｅ′）に示す様に、８００℃
以上の霧囲気中で熱処理を施しＢＰＳＧ膜ｌＯを流動さ
せ表面をなだらかにし以後の配線形成が容易になる様に
した後、コンタクト形成領域およびコンタクトを形成す
るゲート電極４”付近以外の領域にレジスト！■を形成
する。
この時レジストの開口部はコンタクト部よりも広くレジ
ストの微細な穴あけは不要である。以下、第１実施例と
ほぼ同様にしてＢＰＳＧ膜夏０をエツチングした後、Ａ
Ｉ配線１２’を形成して同（■′）を得る。
ストの微細な穴あけは不要である。以下、第１実施例と
ほぼ同様にしてＢＰＳＧ膜夏０をエツチングした後、Ａ
Ｉ配線１２’を形成して同（■′）を得る。
（第３実施例）
第３図は本発明の半導体装置の製造方法の第３の実施例
を説明するための工程断面図であり、前述の第１実施例
の第１図（Ａ）から（Ｃ）と同様の方法で形成した後、
第３図（１）に示す様に第３の絶縁性薄膜としてのＣＶ
Ｄ酸化膜８を形成した後、コンタクト形成領域およびコ
ンタクトを形成するゲート電極４′付近以外の領域にレ
ジスト１】を形成する。これも、前述の第１実施例や第
２実施例と同様にレジストの微細な穴あけは不要である
以下、第１実施例とほぼ同様にして、ＣｖＤ酸化膜θを
エツチングした後、ＡＩ配線１２’を形成して同（Ｋ）
を得る。
を説明するための工程断面図であり、前述の第１実施例
の第１図（Ａ）から（Ｃ）と同様の方法で形成した後、
第３図（１）に示す様に第３の絶縁性薄膜としてのＣＶ
Ｄ酸化膜８を形成した後、コンタクト形成領域およびコ
ンタクトを形成するゲート電極４′付近以外の領域にレ
ジスト１】を形成する。これも、前述の第１実施例や第
２実施例と同様にレジストの微細な穴あけは不要である
以下、第１実施例とほぼ同様にして、ＣｖＤ酸化膜θを
エツチングした後、ＡＩ配線１２’を形成して同（Ｋ）
を得る。
（第４実施例）
第４図は本発明の半導体装置の製造方法の第４の実施例
を説明するための工程断面図であり、前述の第１実施例
の第１図（Ａ）から（Ｄ）と同様の方法で形成した後、
８００℃以上の霧囲気中で熱処理を施しＢ Ｐ Ｓ Ｇ
ｒｏＷＸを流動させ表面をなだらかにしする。次に第
４図（Ｌ）に示す様にコンタクト形成領域以外にレジス
ト１１を形成する。この時レジスト！■はゲート電極４
″領域を完全に覆う必要がなく一部露出する程度に形成
するので実際のコンタクト領域よりも広く穴あけできる
。以後、第１実施例とほぼ同様にしてＢＰＳＧ＠１０と
ＣＶＤ酸化膜９をエツチングした後Ａ１配線１２″を形
成して同（Ｎ）を得る。
を説明するための工程断面図であり、前述の第１実施例
の第１図（Ａ）から（Ｄ）と同様の方法で形成した後、
８００℃以上の霧囲気中で熱処理を施しＢ Ｐ Ｓ Ｇ
ｒｏＷＸを流動させ表面をなだらかにしする。次に第
４図（Ｌ）に示す様にコンタクト形成領域以外にレジス
ト１１を形成する。この時レジスト！■はゲート電極４
″領域を完全に覆う必要がなく一部露出する程度に形成
するので実際のコンタクト領域よりも広く穴あけできる
。以後、第１実施例とほぼ同様にしてＢＰＳＧ＠１０と
ＣＶＤ酸化膜９をエツチングした後Ａ１配線１２″を形
成して同（Ｎ）を得る。
以上、第１実施例から第４実施例まで、熱流動性の高い
絶縁膜としてＢＰＳＧ膜を用いて説明したが、これは塗
布焼成膜（ＳＯＧ）やＰＳＧ膜（リンドープドガラス）
等の膜を用いても良い。以上の第１実施例から第４実施
例で説明した様に微細なコンタクトを必要とする場合で
あっても、ゲート電極上にコンタクトの窓あけ用のレジ
スト開口部を形成でき、レジストの微細な穴あけは不要
になる。また、ゲート電極４′とコンタクト部が自己整
合的に決まるので、マスク合わせの時の合わせ余裕をと
る必要がなくなる。
絶縁膜としてＢＰＳＧ膜を用いて説明したが、これは塗
布焼成膜（ＳＯＧ）やＰＳＧ膜（リンドープドガラス）
等の膜を用いても良い。以上の第１実施例から第４実施
例で説明した様に微細なコンタクトを必要とする場合で
あっても、ゲート電極上にコンタクトの窓あけ用のレジ
スト開口部を形成でき、レジストの微細な穴あけは不要
になる。また、ゲート電極４′とコンタクト部が自己整
合的に決まるので、マスク合わせの時の合わせ余裕をと
る必要がなくなる。
発明の効果
以上述べてきたように、本発明の半導体装置の製造方法
によれば、以下の様な効果が得られる。
によれば、以下の様な効果が得られる。
（１）第１の絶縁性薄膜と第２の絶縁性薄膜によりゲー
ト電極を覆うため、コンタクト形成用のレジスト開口部
はゲート電極上にあっても良く、微細なコンタクトを形
成する際でも、レジストの窓あけは大きくてすむので、
コンタクト用のレジスト穴の形成が容易になる。
ト電極を覆うため、コンタクト形成用のレジスト開口部
はゲート電極上にあっても良く、微細なコンタクトを形
成する際でも、レジストの窓あけは大きくてすむので、
コンタクト用のレジスト穴の形成が容易になる。
（２）また、コンタクト形成は、ゲート電極に対して自
己整合的に行なえるため、コンタクト部とゲート電極と
のマスク合わせ余裕が不要になり、素子を微細に形成で
きる。
己整合的に行なえるため、コンタクト部とゲート電極と
のマスク合わせ余裕が不要になり、素子を微細に形成で
きる。
第１図は本発明の半導体装置の製造方法の第１実施例を
説明するための工程断面図、第２図は本発明の半導体装
置の製造方法の第２実施例を説明するための工程断面図
、第３図は本発明の半導体装置の製造方法の第３実施例
を説明するための工程断面図、第４図は本発明の半導体
装置の製造方法の第４実施例を説明するための工程断面
図、第５図は従来の半導体装置の製造方法の一例を示す
ための工程断面図である。 １・・・・シリコン基板、８・・・・レジスト（第１の
レジスト）、２・・・・酸化膜、７・・・・ＣＶＤ酸化
膜（第２の絶縁性薄膜）、３・・・・ゲート酸化膜、７
９・・・・サイドウオールスペーサ、４・・・・ｎ◆ポ
リシリコン、８・・・・ｎ４領域、４′・・・・ゲート
電極、９・・・・ＣＶＤ酸化膜（第３の絶縁性薄膜）、
５・・・・ＣＶＤ酸化膜（第１の絶縁性薄膜）、ｌＯ・
・・・ＢＰＳＧ膜（熱流動性の高い絶縁性薄膜）。 代理人の氏名 弁理士 粟野重孝 はか１名簿 図 麻 図 第 図 第 図 ７′ゲイトウオールスペーサー １２°Ａｊｌ’縁 箒 図 第 図 第 図 第 図 第 図 簗 図 第 図 手続補正置部式） ％式％ 発明の名称 半導体装置の製造方法 補正をする者 事件との関係 住 所 名 称 代表者 特 許 出 願 人 大阪府門真市大字門真１００６番地 （５８２）松下電器産業株式会社 谷 井 昭 雄 ４代理人 住 所 〒 ５７１ 大阪府門真市大字門真１００６番地 松下電器産業株式会社内 （乏の４） ２ 図（その２） 第 ２ 図くその３） ｌ事件の表示 ２発明の名称 半導体装置の製造方法 ３補正をする者 事件との関係 住 所 名 称 代表者 特 許 出 願 人 大阪府門真市大字門真１００６番地 （５８２）松下電器産業株式会社 谷 井 昭 雄 ４代理人 住 所 〒 ５７１ 大阪府門真市大字門真１００６番地 松下電器産業株式会社内 ６、補正の内容 （１）明細書第１０ベージ第５行目の「第２図（Ｄ勺」
を「第２図（Ｄ）」と補正します。 （２）同書第１０ページ第８行目のｒ （Ｅ’） Ｊを
ｒ（Ｅ）Ｊと補正します。 （３）同書第１０ページ第１６行目（７）ｒ （Ｈ勺」
をｒ（Ｈ）Ｊと補正します。
説明するための工程断面図、第２図は本発明の半導体装
置の製造方法の第２実施例を説明するための工程断面図
、第３図は本発明の半導体装置の製造方法の第３実施例
を説明するための工程断面図、第４図は本発明の半導体
装置の製造方法の第４実施例を説明するための工程断面
図、第５図は従来の半導体装置の製造方法の一例を示す
ための工程断面図である。 １・・・・シリコン基板、８・・・・レジスト（第１の
レジスト）、２・・・・酸化膜、７・・・・ＣＶＤ酸化
膜（第２の絶縁性薄膜）、３・・・・ゲート酸化膜、７
９・・・・サイドウオールスペーサ、４・・・・ｎ◆ポ
リシリコン、８・・・・ｎ４領域、４′・・・・ゲート
電極、９・・・・ＣＶＤ酸化膜（第３の絶縁性薄膜）、
５・・・・ＣＶＤ酸化膜（第１の絶縁性薄膜）、ｌＯ・
・・・ＢＰＳＧ膜（熱流動性の高い絶縁性薄膜）。 代理人の氏名 弁理士 粟野重孝 はか１名簿 図 麻 図 第 図 第 図 ７′ゲイトウオールスペーサー １２°Ａｊｌ’縁 箒 図 第 図 第 図 第 図 第 図 簗 図 第 図 手続補正置部式） ％式％ 発明の名称 半導体装置の製造方法 補正をする者 事件との関係 住 所 名 称 代表者 特 許 出 願 人 大阪府門真市大字門真１００６番地 （５８２）松下電器産業株式会社 谷 井 昭 雄 ４代理人 住 所 〒 ５７１ 大阪府門真市大字門真１００６番地 松下電器産業株式会社内 （乏の４） ２ 図（その２） 第 ２ 図くその３） ｌ事件の表示 ２発明の名称 半導体装置の製造方法 ３補正をする者 事件との関係 住 所 名 称 代表者 特 許 出 願 人 大阪府門真市大字門真１００６番地 （５８２）松下電器産業株式会社 谷 井 昭 雄 ４代理人 住 所 〒 ５７１ 大阪府門真市大字門真１００６番地 松下電器産業株式会社内 ６、補正の内容 （１）明細書第１０ベージ第５行目の「第２図（Ｄ勺」
を「第２図（Ｄ）」と補正します。 （２）同書第１０ページ第８行目のｒ （Ｅ’） Ｊを
ｒ（Ｅ）Ｊと補正します。 （３）同書第１０ページ第１６行目（７）ｒ （Ｈ勺」
をｒ（Ｈ）Ｊと補正します。
Claims (3)
- （１）素子分離領域とゲート酸化膜を形成した半導体基
板の一主面において、少なくとも全面にゲート電極とな
る導体薄膜を形成する工程と、前記導体薄膜上に第１の
絶縁性薄膜を形成する工程と、ゲート電極を形成する領
域に第１のフォトレジストを形成する工程と、前記第１
のフォトレジストをエッチングマスクとして前記第１の
絶縁性薄膜と導体薄膜をエッチングする工程と、前記第
１のフォトレジストを除去する工程と、全面に第２の絶
縁性薄膜を形成する工程と、前記第２の絶縁性薄膜を所
望の量異方性エッチングする工程と、コンタクト部にイ
オン注入等により高不純物濃度領域を形成する工程と、
全面に第３の絶縁性薄膜を形成する工程と、前記ゲート
電極とコンタクト形成部との余裕を考慮せずにコンタク
ト形成部付近以外の領域に第２のフォトレジストを形成
する工程と、前記第２のフォトレジストをエッチングマ
スクとして、前記第３の絶縁性薄膜を所望の量エッチン
グする工程と、前記第２のフォトレジストを除去する工
程と、配線を形成する工程より成る半導体装置の製造方
法。 - （２）第３の絶縁性薄膜を熱流動性の低い絶縁性薄膜を
形成した後、熱流動性の高い絶縁性薄膜を形成し、熱処
理により、前記熱流動性の高い絶縁性薄膜を流動させて
形成する特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）第３の絶縁性薄膜を、熱流動性の高い絶縁性薄膜
を用い、熱処理により、前記第３の絶縁性薄膜を流動さ
せて形成する特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024198A JP2596113B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024198A JP2596113B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02203536A true JPH02203536A (ja) | 1990-08-13 |
| JP2596113B2 JP2596113B2 (ja) | 1997-04-02 |
Family
ID=12131628
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024198A Expired - Fee Related JP2596113B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596113B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548352B1 (en) * | 1999-06-15 | 2003-04-15 | Micron Technology Inc. | Multi-layered gate for a CMOS imager |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183953A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 読み出し専用半導体記憶装置 |
| JPS6222437A (ja) * | 1985-07-22 | 1987-01-30 | Oki Electric Ind Co Ltd | コンタクト穴の形成方法 |
| JPS6386522A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1989
- 1989-02-02 JP JP1024198A patent/JP2596113B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183953A (ja) * | 1985-02-08 | 1986-08-16 | Toshiba Corp | 読み出し専用半導体記憶装置 |
| JPS6222437A (ja) * | 1985-07-22 | 1987-01-30 | Oki Electric Ind Co Ltd | コンタクト穴の形成方法 |
| JPS6386522A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63133574A (ja) * | 1986-11-25 | 1988-06-06 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548352B1 (en) * | 1999-06-15 | 2003-04-15 | Micron Technology Inc. | Multi-layered gate for a CMOS imager |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2596113B2 (ja) | 1997-04-02 |
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