JPS6316672A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS6316672A JPS6316672A JP15981786A JP15981786A JPS6316672A JP S6316672 A JPS6316672 A JP S6316672A JP 15981786 A JP15981786 A JP 15981786A JP 15981786 A JP15981786 A JP 15981786A JP S6316672 A JPS6316672 A JP S6316672A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- forming
- gate electrode
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 6
- 239000011574 phosphorus Substances 0.000 claims abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000001312 dry etching Methods 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 238000000206 photolithography Methods 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract 1
- -1 phosphorus ions Chemical class 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子の製造方法に係り、詳しくは、Ｍ
ＯＳＦＥＴのＬ［ｌ［ｌ構造（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）の製造方法に関するものである。
ＯＳＦＥＴのＬ［ｌ［ｌ構造（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）の製造方法に関するものである。
（従来の技術）
従来のＭＯＳＦＥＴのＬ［ｌＤ槽構造製造方法を第２図
及び第３図を用いて説明する。
及び第３図を用いて説明する。
まず、従来の第１のＬＤＤ構造を有するＭＯＳＦＥＴの
製造方法について、第２図を参照しながら説明すると、
まず、第２図（ａ）に示されるように、シリコン基板１
１のトランジスタ形成領域にゲート酸化膜１２、ゲート
電極１３を公知のホトリソエツチング技術によりパター
ニングし、このゲート電極１３をマスクとして、イオン
打ち込みを行うことにより、Ｎ−領域１４を形成する。
製造方法について、第２図を参照しながら説明すると、
まず、第２図（ａ）に示されるように、シリコン基板１
１のトランジスタ形成領域にゲート酸化膜１２、ゲート
電極１３を公知のホトリソエツチング技術によりパター
ニングし、このゲート電極１３をマスクとして、イオン
打ち込みを行うことにより、Ｎ−領域１４を形成する。
しかる後、第２図（ｂ）に示されるように、サイドウオ
ール１５を形成し、再びイオン打ち込みを行うことによ
り、Ｎ″領域１６を形成し、アニールを行うことにより
、Ｎ−ｅＭ域１４ Ｎ’領域１６よりなるＬＤＤ構造
が形成される。
ール１５を形成し、再びイオン打ち込みを行うことによ
り、Ｎ″領域１６を形成し、アニールを行うことにより
、Ｎ−ｅＭ域１４ Ｎ’領域１６よりなるＬＤＤ構造
が形成される。
次に、従来の第２のＬＤＤ構造を存するＭｏ５ＦＥｒの
製造方法について、第３図を参照しながら説明すると、
まず、第３図（ａ）に示されるように、シリコン基板２
１のトランジスタ形成領域にゲート酸化膜２２、ゲート
電極２３をレジストマスク２４を使用し、公知のホトリ
ソエツチング技術により形成する。
製造方法について、第３図を参照しながら説明すると、
まず、第３図（ａ）に示されるように、シリコン基板２
１のトランジスタ形成領域にゲート酸化膜２２、ゲート
電極２３をレジストマスク２４を使用し、公知のホトリ
ソエツチング技術により形成する。
次に、第３図（ｂ）に示されるように、前記レジストマ
スク２４よりも幅の狭いレジストマスク２７を用い、ゲ
ート電極２２を異方性エツチングにより、一部薄く形成
する。
スク２４よりも幅の狭いレジストマスク２７を用い、ゲ
ート電極２２を異方性エツチングにより、一部薄く形成
する。
しかる後に、この段差を利用して、イオン打ち込みを行
うことにより、一度のイオン打ち込みにより、ゲート電
極２２の薄い部分は少量の不純物が注入されることによ
り、Ｎ″領域２５となり、ゲート電極のない部分はＮ″
領域２６が形成され、この後、アニールを行うことによ
り、Ｌ［ｌＤ構造が形成される。
うことにより、一度のイオン打ち込みにより、ゲート電
極２２の薄い部分は少量の不純物が注入されることによ
り、Ｎ″領域２５となり、ゲート電極のない部分はＮ″
領域２６が形成され、この後、アニールを行うことによ
り、Ｌ［ｌＤ構造が形成される。
なお、上記の第２のしｎｏ（４造を有するＭｏ５ＦＥｒ
の製造方法は、例えば、特開昭６０−２３９０６０号公
報などに開示されている。
の製造方法は、例えば、特開昭６０−２３９０６０号公
報などに開示されている。
（発明が解決しようとする問題点）
しかしながら、前記第１の方法（第２図）では、イオン
打ち込み工程が２度必要となる。また、前記第２の方法
（第３図）ではパターニングされたゲート電極上へ、更
に、マスク合わせをする必要があり、正確に制御するの
は困難であり、合わせずれによるＮ−１Ｉ域の幅が変動
し、トランジスタ特性の変動が起きる。また、ゲート電
極を薄くエツチングする工程では厚さを制御するのが困
難であり、この厚さのばらつきによるＮ−領域の濃度の
変化はトランジスタの信頼性に１５８を与えるという問
題があった。
打ち込み工程が２度必要となる。また、前記第２の方法
（第３図）ではパターニングされたゲート電極上へ、更
に、マスク合わせをする必要があり、正確に制御するの
は困難であり、合わせずれによるＮ−１Ｉ域の幅が変動
し、トランジスタ特性の変動が起きる。また、ゲート電
極を薄くエツチングする工程では厚さを制御するのが困
難であり、この厚さのばらつきによるＮ−領域の濃度の
変化はトランジスタの信頼性に１５８を与えるという問
題があった。
本発明は、上記問題点を除去し、特性が変動することが
なく、信頼性の高いＬＤＤ構造を有する半導体素子の製
造方法を提供することを目的とする。
なく、信頼性の高いＬＤＤ構造を有する半導体素子の製
造方法を提供することを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、ゲート電極を
多結晶シリコンとその上にシリサイドを形成した２層構
造とし、ゲート電極のパターニングをドライエツチング
で行うと同時に、上部シリサイド膜と多結晶シリコン膜
に段差を形成した後に、イオン打ち込みを行い、この段
差を利用することにより、ＬＤＤ構造を有する半導体素
子を得るようにしたものである。
多結晶シリコンとその上にシリサイドを形成した２層構
造とし、ゲート電極のパターニングをドライエツチング
で行うと同時に、上部シリサイド膜と多結晶シリコン膜
に段差を形成した後に、イオン打ち込みを行い、この段
差を利用することにより、ＬＤＤ構造を有する半導体素
子を得るようにしたものである。
（作用）
本発明によれば、ゲート電極を多結晶シリコンとその上
にシリサイドを形成した２Ｎ構造とし、ゲート電極のパ
ターニングをドライエツチングで行うと同時に、上部シ
リサイド膜と多結晶シリコン膜に段差を形成した後に、
イオン打ち込みを行い、この段差を利用することにより
、Ｌ［ｌＩ）構造を有する半導体素子を得るようにした
ので、イオン打ち込み工程は一回ですみ、２度のマスク
合わせを行う必要もなく、工程の簡略化を図ることがで
きる。
にシリサイドを形成した２Ｎ構造とし、ゲート電極のパ
ターニングをドライエツチングで行うと同時に、上部シ
リサイド膜と多結晶シリコン膜に段差を形成した後に、
イオン打ち込みを行い、この段差を利用することにより
、Ｌ［ｌＩ）構造を有する半導体素子を得るようにした
ので、イオン打ち込み工程は一回ですみ、２度のマスク
合わせを行う必要もなく、工程の簡略化を図ることがで
きる。
更に、段差の幅はエツチングの条件により制御されるた
め、段差の幅の変動によるトランジスタの特性の変動は
起こらなくなり、段差の高さは多結晶シリコン層の高さ
であり、Ｎ−領域の深さ、４度とも正確に制御すること
ができる。
め、段差の幅の変動によるトランジスタの特性の変動は
起こらなくなり、段差の高さは多結晶シリコン層の高さ
であり、Ｎ−領域の深さ、４度とも正確に制御すること
ができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示すＬＤＤ構造を有する半
導体素子の製造工程断面図である。
導体素子の製造工程断面図である。
この図を参照して、以下本発明の一実施例を示すＬＤＤ
構造を有する半導体素子の製造方法について説明する。
構造を有する半導体素子の製造方法について説明する。
まず、シリコン単結晶半導体基板（以下、シリコン基板
と略称する） ３１上に選択酸化法により、フィールド
酸化膜３２を形成し、アクティブ領域とフィールド領域
を分離する。次に、第１図（ａ）に示されるように、ア
クティブ領域のシリコン裁板３１表面に２’ｊ％ ％Ｊ
化によってゲート酸化膜３３を形成し、更に、その上を
含む全面に多結晶ンリコン膜３４を１０００〜２０００
人形成する。この多結晶シリコン■Ｉ；！３４には導電
性をもたせるために、リン等の不純物を熱拡散法或いは
イオン注入法によりドーピングする。更に、全面にシリ
サイド膜３５を２０００〜３０００人形成する。
と略称する） ３１上に選択酸化法により、フィールド
酸化膜３２を形成し、アクティブ領域とフィールド領域
を分離する。次に、第１図（ａ）に示されるように、ア
クティブ領域のシリコン裁板３１表面に２’ｊ％ ％Ｊ
化によってゲート酸化膜３３を形成し、更に、その上を
含む全面に多結晶ンリコン膜３４を１０００〜２０００
人形成する。この多結晶シリコン■Ｉ；！３４には導電
性をもたせるために、リン等の不純物を熱拡散法或いは
イオン注入法によりドーピングする。更に、全面にシリ
サイド膜３５を２０００〜３０００人形成する。
その後に、第１図（ｂ）に示されるように、公知のホト
リソグラフィー技術により形成されたレジスト３６をマ
スクとして多結晶シリコン膜３４及びシリサイド膜３５
をドライエツチングする。この際、パワーを５０〜１０
０Ｗ、圧力０．１〜０．３ｔｏｒｒとし、ガスＳＦｂ
＋ＣａＣＩＰｓ中のＳＦ、の混合比を２０〜５０％とす
ることにより、シリサイド膜３５はレジスト（マスク）
３６よりも、横方向にエツチングされることになり、片
側で０．１〜０．２μｍの段差が、第１図（ｂ）のよう
に形成される。
リソグラフィー技術により形成されたレジスト３６をマ
スクとして多結晶シリコン膜３４及びシリサイド膜３５
をドライエツチングする。この際、パワーを５０〜１０
０Ｗ、圧力０．１〜０．３ｔｏｒｒとし、ガスＳＦｂ
＋ＣａＣＩＰｓ中のＳＦ、の混合比を２０〜５０％とす
ることにより、シリサイド膜３５はレジスト（マスク）
３６よりも、横方向にエツチングされることになり、片
側で０．１〜０．２μｍの段差が、第１図（ｂ）のよう
に形成される。
しかる後に、第１図（ｃ）に示されるように、マスク３
６を除去し、リンをイオン打ち込みする。この際、エネ
ルギーを１００〜１５０ＫｅＶとすることにより、段差
部分はリンの一部のみがシリコン基板３１まで到達する
。この後、アニールを行い、活性化することにより、段
差部の下は浅く、かつ、濃度の薄いＮ−領域３７となり
、ゲート電極でマスクされていない部分は、深＜、かつ
、濃度のシ農いＮ゛領域３８となり、ＬＯＤ構造が形成
される。
６を除去し、リンをイオン打ち込みする。この際、エネ
ルギーを１００〜１５０ＫｅＶとすることにより、段差
部分はリンの一部のみがシリコン基板３１まで到達する
。この後、アニールを行い、活性化することにより、段
差部の下は浅く、かつ、濃度の薄いＮ−領域３７となり
、ゲート電極でマスクされていない部分は、深＜、かつ
、濃度のシ農いＮ゛領域３８となり、ＬＯＤ構造が形成
される。
次に、第１図（ｄ）に示されるように、絶縁層３９を全
面に形成し、その絶縁層にコンタクト穴を形成した後、
そのコンタクト穴を介して金属配線４０をＮ″領域３日
に接続する。
面に形成し、その絶縁層にコンタクト穴を形成した後、
そのコンタクト穴を介して金属配線４０をＮ″領域３日
に接続する。
このようにして、ＬＤＤ構造を有する半導体素子（門０
ＳＦＥＴ）を得ることができる。
ＳＦＥＴ）を得ることができる。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。
うな効果を奏することができる。
（１）イオン打ち込み工程は一回でＬＤＤ構造を形成゛
することができる。また、２度のマスク合わせを行う必
要もなく、工程の簡略化を図ることができる。
することができる。また、２度のマスク合わせを行う必
要もなく、工程の簡略化を図ることができる。
（２）段差の幅はエツチングの条件により制御されるた
め、段差の幅の変動によるトランジスタの特性の変動も
起こらなくなり、段差の高さは多結晶シリコン層の高さ
であり、Ｎ−領域の深さ、濃度とも正確に制御すること
ができる。
め、段差の幅の変動によるトランジスタの特性の変動も
起こらなくなり、段差の高さは多結晶シリコン層の高さ
であり、Ｎ−領域の深さ、濃度とも正確に制御すること
ができる。
第１図は本発明の一実施例を示すＬＤＤ構造を有する半
導体素子の製造工程断面図、第２図は従来の第１のＬＤ
Ｄ構造を有するＭＯＳＦＥＴの製造工程断面図、第３図
は従来の第２のＬＤＤ構造を有するＭＯＳＦＥＴの製造
工程断面図である。 ３１・・・シリコン基板、３２・・・フィールド酸化膜
、３３・・・ゲート酸化膜、３４・・・多結晶シリコン
膜、３５・・・シリサイド膜、３６・・・レジスト、３
７・・・Ｎ−領域、３８・・・Ｎ″領域３９・・・絶縁
層、４０・・・金属配線。
導体素子の製造工程断面図、第２図は従来の第１のＬＤ
Ｄ構造を有するＭＯＳＦＥＴの製造工程断面図、第３図
は従来の第２のＬＤＤ構造を有するＭＯＳＦＥＴの製造
工程断面図である。 ３１・・・シリコン基板、３２・・・フィールド酸化膜
、３３・・・ゲート酸化膜、３４・・・多結晶シリコン
膜、３５・・・シリサイド膜、３６・・・レジスト、３
７・・・Ｎ−領域、３８・・・Ｎ″領域３９・・・絶縁
層、４０・・・金属配線。
Claims (3)
- （１）ＬＤＤ構造を有する半導体素子の製造方法におい
て、 （ａ）第１導電型の基板のゲート形成領域上にゲート酸
化膜及びゲート電極となる多結晶シリコン膜とシリサイ
ド膜を順次形成する工程と、 （ｂ）ドライエッチングにより前記シリサイド膜と多結
晶シリコン膜に段差をつけてゲート電極を形成する工程
と、 （ｃ）イオン打ち込みにより、第２導電型の低濃度層と
高濃度層を一度に形成する工程とを具備してなる半導体
素子の製造方法。 - （２）前記（ａ）における基板は半導体基板又は半導体
層からなることを特徴とする特許請求の範囲第１項記載
の半導体素子の製造方法。 - （３）前記（ｃ）におけるイオン打ち込みはリン若しく
はヒ素であることを特徴とする特許請求の範囲第１項記
載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981786A JPS6316672A (ja) | 1986-07-09 | 1986-07-09 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981786A JPS6316672A (ja) | 1986-07-09 | 1986-07-09 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316672A true JPS6316672A (ja) | 1988-01-23 |
Family
ID=15701894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15981786A Pending JPS6316672A (ja) | 1986-07-09 | 1986-07-09 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316672A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311743A (ja) * | 1989-06-09 | 1991-01-21 | Sony Corp | Ｍｉｓ型半導体装置 |
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
| US10184235B2 (en) | 2013-05-28 | 2019-01-22 | Falcon Waterfree Technologies, Llc | Directional fluid inlet |
-
1986
- 1986-07-09 JP JP15981786A patent/JPS6316672A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311743A (ja) * | 1989-06-09 | 1991-01-21 | Sony Corp | Ｍｉｓ型半導体装置 |
| US5278098A (en) * | 1991-03-05 | 1994-01-11 | Sgs-Thomson Microelectronics, Inc. | Method for self-aligned polysilicon contact formation |
| US10184235B2 (en) | 2013-05-28 | 2019-01-22 | Falcon Waterfree Technologies, Llc | Directional fluid inlet |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2774952B2 (ja) | 半導体素子の製造方法 | |
| JPS6316673A (ja) | 半導体装置の製造方法 | |
| JPS6116571A (ja) | 半導体装置の製造方法 | |
| JPS615580A (ja) | 半導体装置の製造方法 | |
| JPS63293850A (ja) | 半導体装置の製造方法 | |
| JPH02162738A (ja) | Ｍｏｓ ｆｅｔ の製造方法 | |
| JPS6312160A (ja) | 島状ｓｏｉのチヤネルストツパ形成方法 | |
| JPS62291176A (ja) | 半導体装置の製造方法 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JPS60145664A (ja) | 半導体装置の製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| KR0151066B1 (ko) | 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법 | |
| JPS60117658A (ja) | Ｍｏｓダイナミツクメモリ装置の製造方法 | |
| JPH0567634A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS6384161A (ja) | 半導体装置の製造方法 | |
| JP2887902B2 (ja) | 半導体装置の製造方法 | |
| JPS5961180A (ja) | 半導体装置の製造方法 | |
| JPH03153081A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JPH02265250A (ja) | 半導体装置の製造方法 | |
| JPH0571191B2 (ja) | ||
| JPH04162635A (ja) | 半導体装置の製造方法 | |
| JPS6313377A (ja) | Ｌｄｄ型電界効果トランジスタの製造方法 | |
| JPH04139834A (ja) | 半導体装置の製造方法 | |
| JPH0645358A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04158531A (ja) | Ｍｏｓトランジスタおよびその製造方法 |