JPH02203570A - 単結晶薄膜部材の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体圧力センサ及び半導体加速度センサ等の
シリコンダイアフラム又は片持はり等に使用される単結
晶シリコン薄膜部材の製造に好適の単結晶薄膜部材の製
造方法に関する。

［従来の技術］ 従来のシリコンダイアフラムの製造方法とじてはウェッ
トエツチングによりシリコン薄膜を形成する方法がある
。

先ず、第２図（ａ）に示すように、ｎ型シリコン基板１
の表面全面に５ｉ０２膜等のマスク２を形成し、基板１
の裏面の所定領域を同様のマスク３により選択的に被覆
する。

次いで、この基板１をＫＯＨ又はＥＰＷ（エチレンジア
ミンピロカテコール水）等のエッチャント内に浸漬する
。そうすると、第３図（ｂ）に示すように、ｎ型シリコ
ン基板１の裏面におけるマスク３により覆われていない
領域がエツチングされ、所定時間経過した後、基板１を
エッチャントから取り出して洗浄することにより、この
領域にｎ型シリコン薄膜４が形成される。

なお、シリコン基板１は数百μｍの厚さを有する。そし
て、例えば、結晶方位が（１００）の場合のエツチング
速度は通常６μｍ／分であり、結晶方位が（１１０）の
場合のエツチング速度は通常１１μｍ／分である。従っ
て、１０乃至２０分簡のエツチングで１００乃至２００
μｍの深さ部分がエツチングで除去される。

この場合に、所定の膜厚のシリコン薄膜４を形成するた
めには、エッチャントの組成が例えば５０％ＫＯＨにな
るように比重計で濃度管理すると共に、エッチャントの
液温を例えば１１０乃至１２０℃内の所定の温度に高精
度で制御することにより、エツチング速度を一定にする
必要がある。

しかしながら、このような濃度管理及び温度管理を行っ
ても、シリコンのエツチング速度の安定性は十分でない
、また、通常シリコン基板の厚さには局部的に又はロッ
ト間で、例えば、±１０乃至１５μｍのバラツキがある
。このため、数百μｍの厚さを有する基板の殆どの部分
をエツチング除去して数μｍの厚さの薄膜を均一に且つ
高歩留りで形成することは、シリコンのエツチング速度
の安定性及びシリコン基板の厚さのバラツキを考慮する
と極めて困難である。

このようなウェットエツチングによる薄膜形成方法の欠
点を解消し、高精度の薄膜を形成できる方法として、エ
レクトロケミカルエツチングによりシリコン薄膜を形成
する方法がある。このエレクトロケミカルエツチング方
法においては、第３図に示すように、ｐ型シリコン基板
５の表面にｎ型エピタキシャル９９３２層６を形成し、
更にｎ型９９３７層６上に５ｉ０２膜等のマスク７を形
成すると共に、ｐ型シリコン基板５の裏面に同様のマス
ク８を選択的に形成する。そして、ｎ型９９３２層６に
電極９を設け、基板をエッチャント内に浸漬して、電極
９を介してｎ型９９３２層６に正電圧を印加し、エッチ
ャント側に負電圧を印加する。これにより、マスク８に
覆われていない部分のｐ型シリコン基板５がエツチング
される。

この場合に、上記電圧条件下ではｐ型基板５のみがエツ
チングされ、ｎ型９９３２層６はエツチングされないの
で、所定の膜厚のｎ型シリコンＪＩ６からなるｎ型シリ
コン薄膜が形成される。

［発明が解決しようとする課題］ しかしながら、このエレクトロケミカルエツチングによ
る薄膜の形成方法においては、厚さが異なる薄膜を形成
しようとすると、その膜厚に応じてｎ型エピタキシャル
層６の厚さを変えた基板を膜厚の稲類の数だけ用意する
必要がある。このため、上述の方法は多品種の薄膜の工
業的生産には不向きである。

本発明はかかる問題点に鑑みてなされたものであって、
任意の膜厚の薄膜を高精度で得ることができる単結晶薄
膜部材の製造方法を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る単結晶薄膜部材の製造方法は、第１導電型
半導体基板に第２導電型エピタキシャル層を成長させる
工程と、前記半導体基板がエツチングされる電圧条件で
エレクトロケミカルエツチングして前記半導体基板の所
定の領域を除去する工程と、前記エレクトロケミカルエ
ツチングの電圧をオフにして所定時間前記エピタキシャ
ル層をエツチングする工程とを有することを特徴とする
。

［作用］ 本発明においては、先ず、エレクトロケミカルエツチン
グにより第１導電型半導体基板の所定の領域をエツチン
グして除去する。この場合に、第１導電型半導体基板が
エツチングされる電圧条件下では第１導電型半導体基板
のみが除去され、第２導電型エピタキシャル層は残存す
る。従って、エツチング速度の不向−及び基板の厚さの
不均一があっても、前記所定の領域にはエツチング前と
同厚の第２導電型エピタキシャル層が残存する。

次に、前記電圧をオフにして所定時間第２導電型エピタ
キシャル層をウェットエツチングし、前記所定時間経過
後、電圧（５Ｖ〜１５Ｖかける）をオンにしてウェット
エツチングを停止させるか又はエッチャントからウェハ
を引き上げる。これにより、所定の膜厚の第２導電型薄
膜を形成する。

このウェットエツチング工程においてはＫＯ３２０〜５
０％水溶液で７５℃〜１２０℃温度で行なうのが良く、
望ましくはＫＯＨ２０％水溶液、温度７５℃近傍で行な
うと、極めて短い時間の処理で足りる。この様にエッチ
ャントの液温及びエッチャント組成の管理により極めて
高精度の薄膜を形成することができる。

なお、第１導電型半導体基板がｐ型シリコン基板の場合
には、ｎ型エピタキシャルシリコン層を成長させればよ
い、この場合は、ｎ型エピタキシャルシリコン層が正極
性になるように電圧を印加する。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（Ｃ）は本発明の実施例方法を工程順
に示す半導体装置の断面図である。例えば、２００〜５
００μｍの厚さを有するｐ型シリコン基板１０の表面に
ｎ型９９３２層１１をエピタキシャル成長させる。そし
て、このｎ型エピタキシャルシリコン層１１の表面の略
々全域に５ｉ０２膜、ＳｉＮ膜又はＳ　ｉ　Ｎ　／　Ｓ
　ｉ　Ｏ２膜等のマスク１２を形成し、ｐ型シリコン基
板１０の裏面の所定の領域に同様のマスク１３を選択的
に形成する。

一方、ｎ型９９３２層１１の端部にはマスク１２により
覆われていない領域があり、この領域の適所にｎ型不純
物を高濃度で導入することによりｎ＋領域１６が形成さ
れている。そして、マスク１２により被覆されていない
ｎ型９９３２層１１の露出領域には、Ａｕ又はＡＪを蒸
着することによって、ｎ＋領域１６に接触する電極１４
が形成されている。この電極１４からリード１５を導出
し、このリード１５を直流電源（図示せず）の正極性端
子に接続すると共に、基板をエッチャント内に浸漬する
。そして、例えば、基板との対向面以外をレジンコート
したＡｌ板又は白金板を対極１７とし、この対極１７を
電源の負極性端子に接続してエッチャント内に浸漬し、
前記電源によりエッチャント内の電極１４と対極１７と
の間に電極１４が正極性となる電圧を印加する。これに
より、ｐ型シリコン基板１０がエツチングされ、マスク
１３により覆われていない領域の基板１０が除去される
。このエレクトロケミカルエツチングにおいては、シリ
コンのエツチングがｐ型シリコン基板１０のみで進行し
、ｎ型９９３２層１１が露出すると、このエツチングは
停止する。従って、エレクトロケミカルエツチング工程
においては、ｎ型９９３２層１１がエツチング前の厚さ
を有して残存する。

なお、エッチャントとしては、２０乃至５０％ＫＯＨを
含有するＫＯＨ水溶液、ヒドラジン及びＥＰＷ等がある
。

次いで、第１図（Ｃ）に示すように、シリコン基板１０
と対極１７との間に印加していた電圧をオフにする。そ
うすると、ｎ型９９３２層１１のウェットエツチングが
進行し、エッチャント内に露出している部分のｎ型９９
３２層１１が徐々に薄くなる。

そして、所定時間経過後、シリコン基板１０と対極１６
との間の電圧をオンにするか又はエッチャントから引き
上げる。そうすると、再度エツチングが停止する。この
ようにして、所定の膜厚を有するｎ型シリコン層からな
る薄膜１８が形成され、この薄膜１８を備えた薄膜部材
が製造される。

なお、薄膜部材の膜厚を変更する場合には、印加電圧の
オンによりエツチングを停止する時点を適宜調整するこ
とによって容易に膜厚の変更が可能である。

このウェットエツチング工程は、ｎ型９９３２層１１の
膜厚を調整することにより、所望の膜厚の薄膜１８を形
成するためのものであるから、従来のように数百μｍの
厚さの基板をエツチングして薄膜自体を得る場合と異な
り、極めて短い時間のエツチング処理で足りる。また、
ｎ型９９３２層１１の除去すべき部分は極めて薄いので
、例えばｎ型（１００）シリコン基板の場合はエッチャ
ントの温度を７５℃と低くし、組成を２０％ＫＯＨと低
濃度にすることにより、エツチング速度を１．０μｍ／
分と極めて遅くすることもできる。

このように、所要エツチング時間が短いことと、エツチ
ング速度を小さくすることができるため、ウェットエツ
チング工程におけるエツチング量を高精度で制御するこ
とができる。従って、エッチャントの液温及び組成の適
切な管理により、所望の膜厚の薄膜を高精度で形成する
ことができる。

また、前述の如く、印加電圧を再度オンにすることによ
り、ウェットエツチングを自在に停止させることができ
るので、ｎ型エピタキシャルシリコン層１１の膜厚が異
なるシリコン基板を用意することなく、エツチング工程
におけるエツチング時間の調整のみで任意の膜厚の薄膜
１８を形成することができる。このため、本実施例は薄
膜部材の工業的生産に極めて有効である。

また、エッチャント内に浸漬した複数個のシリコン基板
について、そのウェットエツチング停止時点を種々異な
らせることにより、１工程で種々の膜厚の薄膜部材を製
造することもでき、多品種の薄膜部材を高効率で製造す
ることが可能である。

［発明の効果］ 本発明によれば、先ずエレクトロケミカルエツチングに
より、第２導電型エピタキシャル層の厚さに影響を与え
ることなく、第１導電型半導体基板のみを除去するから
、この基板の厚さにバラツキが存在しても、所定の膜厚
の第２導電型エピタキシャル層を高歩留りで得ることが
でき、その後、電圧を所定時間オフにして第２導電型エ
ピタキシャル層をウェットエツチングしてその膜厚を調
整するから、種々のエピタキシャル層厚のシリコン基板
を用意することなく、電圧オフ時間の調整のみで任意の
膜厚の薄膜部材を容易に製造することができる。従って
、本発明は多品種の薄膜部材を工業的規模で生産するこ
とができるという極めて優れた効果を奏する。

【図面の簡単な説明】

第１図（ａ）、（ｂ）、、（ｃ）は本発明の実施例方法
を工程順に示す半導体装置の断面図、第２図（ａ）、（
ｂ）は従来方法を工程順に示す断面図、第３図は従来の
他の製造方法を示す断面図である。 １０；ｐ型シリコン基板、１１；ｎ型エピタキシャル層
、１２．１３；マスク、１４；電極、１７；対極、１８
；薄膜

Claims (1)

【特許請求の範囲】
1. （１）第１導電型半導体基板に第２導電型エピタキシャ
   ル層を成長させる工程と、前記半導体基板がエッチング
   される電圧条件でエレクトロケミカルエッチングして前
   記半導体基板の所定の領域を除去する工程と、前記エレ
   クトロケミカルエッチングの電圧をオフにして所定時間
   前記エピタキシャル層をエッチングする工程とを有する
   ことを特徴とする単結晶薄膜部材の製造方法。