JPH0496227A - エッチング方法 - Google Patents
エッチング方法Info
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- JPH0496227A JPH0496227A JP2206808A JP20680890A JPH0496227A JP H0496227 A JPH0496227 A JP H0496227A JP 2206808 A JP2206808 A JP 2206808A JP 20680890 A JP20680890 A JP 20680890A JP H0496227 A JPH0496227 A JP H0496227A
- Authority
- JP
- Japan
- Prior art keywords
- type
- etching
- voltage
- conductive layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/60—Wet etching
- H10P50/61—Electrolytic etching
- H10P50/613—Electrolytic etching of Group IV materials
Landscapes
- Weting (AREA)
- Pressure Sensors (AREA)
- Measuring Fluid Pressure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、シリコン基板等を電気化学的に選択エツチ
ングする方法に関する。
ングする方法に関する。
従来、シリコン基板を微細加工してセンサ等の素子を形
成する技術は広く行なわれている。特にダイアフラム型
シリコン圧力センサは、小型、低価格という特徴がある
ため、現在量産され、医療用、工業用等に広く利用され
ている。このようなシリコンダイアフラムの形成には、
一般には化学エツチングを用いるが、エツチング時間を
調節してダイアフラム厚を正確に制御することは困難で
ある。そのため、第６図および第７図に示すように、所
定の膜厚に達した時に自動的にエツチングが停止する電
気化学エツチングの手法が用いられる。、（例えば、Ｉ
ＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥ
Ｒ５゜ＶＯＬ、ＥＤＬ−２，Ｎｏ、２． ＦＥＢ、、
１９８１．ｐｐ、４４−４５） 。 なお、第６
図はエツチング装置の概略図、第７図はダイアフラムの
断面図である。
成する技術は広く行なわれている。特にダイアフラム型
シリコン圧力センサは、小型、低価格という特徴がある
ため、現在量産され、医療用、工業用等に広く利用され
ている。このようなシリコンダイアフラムの形成には、
一般には化学エツチングを用いるが、エツチング時間を
調節してダイアフラム厚を正確に制御することは困難で
ある。そのため、第６図および第７図に示すように、所
定の膜厚に達した時に自動的にエツチングが停止する電
気化学エツチングの手法が用いられる。、（例えば、Ｉ
ＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥ
Ｒ５゜ＶＯＬ、ＥＤＬ−２，Ｎｏ、２． ＦＥＢ、、
１９８１．ｐｐ、４４−４５） 。 なお、第６
図はエツチング装置の概略図、第７図はダイアフラムの
断面図である。
以下、第７図を用いてダイアフラム形成の過程を説明す
る。図において、保護膜２０３はエッチンダ液（例えば
エチレンジアミン＋ピロカテコール）に対する保護膜で
あり、ダイアフラム形成のためにパターニングされてい
る。第６図と同様に、ｎ形シリコン２０１に正の電位を
与えながらエツチングを行なうと、Ｐ形シリコン２０２
の部分ではエツチングが進むが、第７図のようにｎ形シ
リコン２０１が露出するとエツチングが停止する。
る。図において、保護膜２０３はエッチンダ液（例えば
エチレンジアミン＋ピロカテコール）に対する保護膜で
あり、ダイアフラム形成のためにパターニングされてい
る。第６図と同様に、ｎ形シリコン２０１に正の電位を
与えながらエツチングを行なうと、Ｐ形シリコン２０２
の部分ではエツチングが進むが、第７図のようにｎ形シ
リコン２０１が露出するとエツチングが停止する。
従って、ｎ形シリコン２０１を例えばＰ形シリコン基板
上に成長させたｎ形エピタキシャル層で形成すれば、ダ
イアフラム厚はそのエピタキシャル層の厚さで決定され
るので、精度の高いダイアフラムを容易に作ることがで
きる。
上に成長させたｎ形エピタキシャル層で形成すれば、ダ
イアフラム厚はそのエピタキシャル層の厚さで決定され
るので、精度の高いダイアフラムを容易に作ることがで
きる。
次に、上記の電気化学エツチングの原理を簡単に説明す
る。第８図はｎ形ＳｉおよびＰ形Ｓｉに電圧を印加した
際のＳｉエツチングレートの一例図である（例えば、Ｊ
ｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
Ｓｏｃｉｅｔｙ、 Ｖｏｌ、１３５．Ｎｏ、５．１９８
８ ＭＡＹ ”Ｔｈｅ Ｅｆｆｅｃｔｏｆ ａｎ Ｉｎ
ｔｅｒｆａｃｉａｌ Ｐ−Ｎ Ｊｕｎｃｔｉｏｎ ｏｎ
ｔｈｅＥｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｐａ５ｓｉ
ｖａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ １ｎＡｑｕｅｏ
ｕｓ Ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅ−Ｐｙｒｏｃａ
ｔｅｃｈｏｌ”：Ｒ，Ｌ、Ｇｅａｌｅｒ ｅｔ ａ
ｌ） 。
る。第８図はｎ形ＳｉおよびＰ形Ｓｉに電圧を印加した
際のＳｉエツチングレートの一例図である（例えば、Ｊ
ｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
Ｓｏｃｉｅｔｙ、 Ｖｏｌ、１３５．Ｎｏ、５．１９８
８ ＭＡＹ ”Ｔｈｅ Ｅｆｆｅｃｔｏｆ ａｎ Ｉｎ
ｔｅｒｆａｃｉａｌ Ｐ−Ｎ Ｊｕｎｃｔｉｏｎ ｏｎ
ｔｈｅＥｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｐａ５ｓｉ
ｖａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ １ｎＡｑｕｅｏ
ｕｓ Ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅ−Ｐｙｒｏｃａ
ｔｅｃｈｏｌ”：Ｒ，Ｌ、Ｇｅａｌｅｒ ｅｔ ａ
ｌ） 。
第８図に示すように、Ｓｉに電圧を加えるとエッチレー
トは増加するが、成る電位になると突然エッチレートが
低下し、エツチングは停止する。
トは増加するが、成る電位になると突然エッチレートが
低下し、エツチングは停止する。
上記の電位をパッシベーション・ポテンシャル（Ｐａｓ
ｓｉｖａｔｉｏｎ Ｐｏｔｅｎｔｉａｌ）と呼び、Ｐ、
Ｐと略記する。これは以下に示すごときメカニズムによ
るものと考えられている。すなわち、シリコンのエツチ
ングは、Ｓｉの酸化と、その酸化されたＳｉの溶解で進
むので、電圧を高くすればＳｉの酸化が促進されてエツ
チングスピードが上がる。しかしＰ、Ｐ以上ではＳｉの
酸化スピードが極めて高くなるため、Ｓｉ表面にパッシ
ベーション膜となる酸化膜が形成され、そのためエツチ
ングは停止する。
ｓｉｖａｔｉｏｎ Ｐｏｔｅｎｔｉａｌ）と呼び、Ｐ、
Ｐと略記する。これは以下に示すごときメカニズムによ
るものと考えられている。すなわち、シリコンのエツチ
ングは、Ｓｉの酸化と、その酸化されたＳｉの溶解で進
むので、電圧を高くすればＳｉの酸化が促進されてエツ
チングスピードが上がる。しかしＰ、Ｐ以上ではＳｉの
酸化スピードが極めて高くなるため、Ｓｉ表面にパッシ
ベーション膜となる酸化膜が形成され、そのためエツチ
ングは停止する。
上記のＰ、Ｐ値は、第８図に示したように、ｎ形Ｓ１と
ｐ形Ｓｉとでは異なっており、例えばｎ形Ｓ１の電位を
Ｐ、Ｐ以上に、Ｐ形Ｓｉの電位をＰ、Ｐ未満に保ってお
けば、Ｐ形Ｓ１は溶解し、ｎ形Ｓ１はエツチングされな
い。従って第７図に示すように、Ｐ形Ｓｉ上にｎ形Ｓコ
を形成し、ｎ形ＳｉにＰ。
ｐ形Ｓｉとでは異なっており、例えばｎ形Ｓ１の電位を
Ｐ、Ｐ以上に、Ｐ形Ｓｉの電位をＰ、Ｐ未満に保ってお
けば、Ｐ形Ｓ１は溶解し、ｎ形Ｓ１はエツチングされな
い。従って第７図に示すように、Ｐ形Ｓｉ上にｎ形Ｓコ
を形成し、ｎ形ＳｉにＰ。
Ｐ以上の正の電圧を印加しておけば、ｐ ｆＥｔ Ｓ
ｉは逆バイアスされてＰ、Ｐ未満の電圧になるので、Ｐ
形Ｓ１のみがエツチングされ、ｎ形Ｓｉがエツチング液
に露出するとエツチングは停止することになる。
ｉは逆バイアスされてＰ、Ｐ未満の電圧になるので、Ｐ
形Ｓ１のみがエツチングされ、ｎ形Ｓｉがエツチング液
に露出するとエツチングは停止することになる。
以上の方法は、ｎ形Ｓ１をダイアフラムとして残す場合
の電気化学エツチングであるが、さらに複雑な梁構造の
ようなものを形成する場合にもこの方法は用いられてい
る。例えば、第９図（ａ）に示すごとき片持梁を形成す
るには場合には、第９図（ｂ）に示すように、後に空隙
となる部分にＰ影領域４０４を拡散等の方法で形成し、
前述のようにｎ形ＳｉにＰ、Ｐ以上の電圧を印加しなが
らエツチングをすれば、ｐ影領域４０３，４０４がエツ
チングされる。そのため第９図（ａ）の空隙４０２が形
成され、梁４０１の部分が残るので、図示のごとき片持
梁構造が実現される。なお、第９図（ａ）は片持梁構造
の斜視図、（ｂ）は（ａ）のｘ−ｘ’断面図である。
の電気化学エツチングであるが、さらに複雑な梁構造の
ようなものを形成する場合にもこの方法は用いられてい
る。例えば、第９図（ａ）に示すごとき片持梁を形成す
るには場合には、第９図（ｂ）に示すように、後に空隙
となる部分にＰ影領域４０４を拡散等の方法で形成し、
前述のようにｎ形ＳｉにＰ、Ｐ以上の電圧を印加しなが
らエツチングをすれば、ｐ影領域４０３，４０４がエツ
チングされる。そのため第９図（ａ）の空隙４０２が形
成され、梁４０１の部分が残るので、図示のごとき片持
梁構造が実現される。なお、第９図（ａ）は片持梁構造
の斜視図、（ｂ）は（ａ）のｘ−ｘ’断面図である。
以上の説明は、いずれもｎ形Ｓｉにのみ電圧を印加し、
Ｐ形Ｓｉには印加せずにｐ−ｎ接合におけるエッチスト
ップ現象を利用したものである。
Ｐ形Ｓｉには印加せずにｐ−ｎ接合におけるエッチスト
ップ現象を利用したものである。
しかし、単にｎ形Ｓ１にＰ、Ｐ以上の電圧を印加すれば
確実にＰ形Ｓｉが溶解し、ｎ形Ｓｉではエツチングが停
止するという訳ではなく、Ｐ、Ｐ以上の成る電位Ｐ、Ｐ
’では溶解すべきＰ形Ｓｉがエツチングされないという
現象が起こる。具体例を挙げて説明すると、第１０図に
示されるような構造の試料のｎ形Ｓｉにバイアスをかけ
て電流値を見ると、約１．２■のｐ、ｐ’で電流が突然
流れなくなり、Ｐ形Ｓｉのエツチングが停止してしまう
。この試料（ｎ形の不純物濃度が２０Ωｃｍ、 ｐ形の
不純物濃度が２Ωｃｍ）の場合にはＰ、Ｐ （ｎ形２０
ΩＣ１１１自身のＰａ５ｓｊｖａｔｉｏｎ Ｐｏｔｅｎ
ｔｉａｌ）とＰ、Ｐ’の値が約１．９■とかなり離れて
いるため、比較的コントロールし易い。しかしこのＰ、
ＰとＰ、Ｐ’の差はｎ形ＳｉとＰ形Ｓｉの不純物濃度に
よって変化し、例えば、ｎ形の不純物濃度が２．５Ωｃ
ｍ、Ｐ形の不純物濃度が０．０１１Ωｃｍの場合には、
Ｐ、Ｐ＝−０，９２Ｖ、Ｐ、Ｐ’ ＝−０，９３Ｖとな
リ、Ｐ、Ｐとｐ、ｐ’ の差は極めて小さくなる。その
ため事実上ｐ−’ｎ接合におけるエッチストップ制御は
困難となる（例えば、前記”Ｊｏｕｒｎａｌ ｏｆＥｌ
ｅｃｔｒｏｃｈｅｍｉｃａｌ ５ｏｃｉｅｔｙ”Ｖｃｌ
、１３５． Ｎｏ、５に記載）。
確実にＰ形Ｓｉが溶解し、ｎ形Ｓｉではエツチングが停
止するという訳ではなく、Ｐ、Ｐ以上の成る電位Ｐ、Ｐ
’では溶解すべきＰ形Ｓｉがエツチングされないという
現象が起こる。具体例を挙げて説明すると、第１０図に
示されるような構造の試料のｎ形Ｓｉにバイアスをかけ
て電流値を見ると、約１．２■のｐ、ｐ’で電流が突然
流れなくなり、Ｐ形Ｓｉのエツチングが停止してしまう
。この試料（ｎ形の不純物濃度が２０Ωｃｍ、 ｐ形の
不純物濃度が２Ωｃｍ）の場合にはＰ、Ｐ （ｎ形２０
ΩＣ１１１自身のＰａ５ｓｊｖａｔｉｏｎ Ｐｏｔｅｎ
ｔｉａｌ）とＰ、Ｐ’の値が約１．９■とかなり離れて
いるため、比較的コントロールし易い。しかしこのＰ、
ＰとＰ、Ｐ’の差はｎ形ＳｉとＰ形Ｓｉの不純物濃度に
よって変化し、例えば、ｎ形の不純物濃度が２．５Ωｃ
ｍ、Ｐ形の不純物濃度が０．０１１Ωｃｍの場合には、
Ｐ、Ｐ＝−０，９２Ｖ、Ｐ、Ｐ’ ＝−０，９３Ｖとな
リ、Ｐ、Ｐとｐ、ｐ’ の差は極めて小さくなる。その
ため事実上ｐ−’ｎ接合におけるエッチストップ制御は
困難となる（例えば、前記”Ｊｏｕｒｎａｌ ｏｆＥｌ
ｅｃｔｒｏｃｈｅｍｉｃａｌ ５ｏｃｉｅｔｙ”Ｖｃｌ
、１３５． Ｎｏ、５に記載）。
また、通常用いられるｐ−ｎ接合の面積は、ダイアフラ
ムあるいは片持梁等の機械的マイクロスドラクチャ−を
作成するために大変大きなものとなり、そのためｐ−ｎ
接合を横切る欠陥の存在等によって接合が不完全なもの
となって充分にｎ形。
ムあるいは片持梁等の機械的マイクロスドラクチャ−を
作成するために大変大きなものとなり、そのためｐ−ｎ
接合を横切る欠陥の存在等によって接合が不完全なもの
となって充分にｎ形。
Ｐ形に電位差をつけることが困難となる。
上記のような制御性の悪さを改善するために、Ｐ形Ｓｉ
にもバイアス電圧を印加する方法が考案された。第１１
図はこの方法の一例を示し・たもので、Ｐ形ＳｉにはＰ
、Ｐより十分低い電圧（この場合は−１，５Ｖ）を印加
し、ｎ形Ｓ１にはＰ、Ｐ以上の電圧（ＯＶ）を印加しな
がらエツチングを行なう。
にもバイアス電圧を印加する方法が考案された。第１１
図はこの方法の一例を示し・たもので、Ｐ形ＳｉにはＰ
、Ｐより十分低い電圧（この場合は−１，５Ｖ）を印加
し、ｎ形Ｓ１にはＰ、Ｐ以上の電圧（ＯＶ）を印加しな
がらエツチングを行なう。
この方法によれば、確実にｎ形Ｓｉ表面でエツチングが
停止し、ダイアフラム厚のばらつきも少ない（例えば、
ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣ
丁ＲＯＮＤＥＶＩＣＥＳ、ＶＯｌ、３６．ＮＯ，４，Ａ
ＰＲＩＬ、１９８９．ｐｐ、６６３〜６６９： “５ｔ
ｕｄｙ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｅｔ
ｃｈ−５ｔｏｐ ｆｏｒＨｉｇｈ−Ｐｒｅｃｉｓｉｏｎ
Ｔｈ１ｃｋｎｅｓｓ Ｃｏｎｔｒｏｌ ｏｆ Ｓｉ
ｌｉｃｏｎＭｅｍｂｒａｎｅｓ″ＢＥＮ ＫＬＯＥＣＫ
ｅｔ、ａｌ） 。
停止し、ダイアフラム厚のばらつきも少ない（例えば、
ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣ
丁ＲＯＮＤＥＶＩＣＥＳ、ＶＯｌ、３６．ＮＯ，４，Ａ
ＰＲＩＬ、１９８９．ｐｐ、６６３〜６６９： “５ｔ
ｕｄｙ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｅｔ
ｃｈ−５ｔｏｐ ｆｏｒＨｉｇｈ−Ｐｒｅｃｉｓｉｏｎ
Ｔｈ１ｃｋｎｅｓｓ Ｃｏｎｔｒｏｌ ｏｆ Ｓｉ
ｌｉｃｏｎＭｅｍｂｒａｎｅｓ″ＢＥＮ ＫＬＯＥＣＫ
ｅｔ、ａｌ） 。
また、第１２図に示すように、Ｐ形Ｓｊを開放電圧（Ｏ
ｐｅｎ Ｃ１ｒｃｕｉｔ Ｐｏｔｅｎｔｉａｌ、ｏ、ｃ
、ｐと略記）とＰ、Ｐとの間に保てば、Ｐ形Ｓｉにバイ
アス電圧を印加しない場合に比べてＰ形Ｓｊのエッチレ
ートが上がるので、エツチングのスループットを向上さ
せることが出来る（例えば、特開昭６１−３００３８号
公報）。
ｐｅｎ Ｃ１ｒｃｕｉｔ Ｐｏｔｅｎｔｉａｌ、ｏ、ｃ
、ｐと略記）とＰ、Ｐとの間に保てば、Ｐ形Ｓｉにバイ
アス電圧を印加しない場合に比べてＰ形Ｓｊのエッチレ
ートが上がるので、エツチングのスループットを向上さ
せることが出来る（例えば、特開昭６１−３００３８号
公報）。
しかしながら、これまで説明してきた従来のエツチング
方法においては、Ｐ形Ｓ１の基板側にバイアス電圧を加
えていたため、前記第９図に示すような空隙を持つ構造
物をエツチングで形成しようとした場合、空隙形成のた
めのＰ影領域（第９図の４０４）がエツチング終了付近
で必ずバイアスされたＰ形基板４０３から分離されるこ
とになり、その領域のエツチングが不完全になってしま
うので、空隙部を正確にエツチングすることが困難にな
る、という問題があった。
方法においては、Ｐ形Ｓ１の基板側にバイアス電圧を加
えていたため、前記第９図に示すような空隙を持つ構造
物をエツチングで形成しようとした場合、空隙形成のた
めのＰ影領域（第９図の４０４）がエツチング終了付近
で必ずバイアスされたＰ形基板４０３から分離されるこ
とになり、その領域のエツチングが不完全になってしま
うので、空隙部を正確にエツチングすることが困難にな
る、という問題があった。
第１３図は上記の問題を説明するための図である。図に
おいて、（ａ）に示すエツチング途中ではＰ形Ｓｉ基板
８０３が残存しているためにエツチングが安定に進行す
るが、（ｂ）のようにＰ形Ｓｉ基板８０３がｎ形５ｉ８
０１の位置まで除去されると、ｐ形５ｉ８０２にはバイ
アス電圧が印加されなくなってしまうので電位が不安定
となり、面内分布の悪化や、エツチングの停止等が生じ
てしまう。そのため、本来除去したいＰ形Ｓｉ８０２の
部分を正確にエツチングすることが出来なくなる。
おいて、（ａ）に示すエツチング途中ではＰ形Ｓｉ基板
８０３が残存しているためにエツチングが安定に進行す
るが、（ｂ）のようにＰ形Ｓｉ基板８０３がｎ形５ｉ８
０１の位置まで除去されると、ｐ形５ｉ８０２にはバイ
アス電圧が印加されなくなってしまうので電位が不安定
となり、面内分布の悪化や、エツチングの停止等が生じ
てしまう。そのため、本来除去したいＰ形Ｓｉ８０２の
部分を正確にエツチングすることが出来なくなる。
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、前記のごとき梁構造のように半
導体基板の一部に空隙を有する構造においても、制御性
よく、かつ確実に所望の部分をエツチングすることの出
来るエツチング方法を提供することを目的とする。
になされたものであり、前記のごとき梁構造のように半
導体基板の一部に空隙を有する構造においても、制御性
よく、かつ確実に所望の部分をエツチングすることの出
来るエツチング方法を提供することを目的とする。
上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。
求の範囲に記載するように構成している。
すなわち、本発明においては、エツチングされるべき領
域（前記第１３図の例ではＰ形Ｓｉ８０２）にウェハの
表面から電極を接続し、その電極からバイアス電圧を印
加するように構成したものである。
域（前記第１３図の例ではＰ形Ｓｉ８０２）にウェハの
表面から電極を接続し、その電極からバイアス電圧を印
加するように構成したものである。
上記のように構成したことにより、本発明においては、
エツチングされるべき領域自体に電極が接続されて直接
にバイアス電圧が印加されるため。
エツチングされるべき領域自体に電極が接続されて直接
にバイアス電圧が印加されるため。
エツチングの進行に伴って基板が除去されても、バイア
ス電圧の印加には影響がなく、したがって。
ス電圧の印加には影響がなく、したがって。
制御性良く、かつ確実に空隙等の部分を除去することが
出来る。
出来る。
第１図は、本発明の一実施例の断面図であり、エツチン
グ時における半導体基板と対向電極の配置および電極配
線を示す。
グ時における半導体基板と対向電極の配置および電極配
線を示す。
第１図において、ｎ形Ｓ１の梁を形成するために、Ｐ形
Ｓｉ基板１上にｎ形Ｓｉ３ （エピタキシャル層）が形
成され、後にエツチングされて空隙となる部分にｐ形Ｓ
ｉ領域７が拡散等の方法によって形成されている。また
、Ｐ形Ｓｉ基板１と対向電極６間にはＰ、Ｐより十分低
い所定の電圧を電源ＢＩＯによって印加する。またｎ形
Ｓｉ３にはＰ、Ｐより十分高い所定の電圧を電＠Ａ９か
ら電極８を介して印加する。さらにＰ形Ｓｉ基板１と同
じ電位になるようにＰ形Ｓｉ領域７にも電極５を介して
電圧を印加する。また、エツチング面には不用の部分を
覆うマスク２が形成されている。
Ｓｉ基板１上にｎ形Ｓｉ３ （エピタキシャル層）が形
成され、後にエツチングされて空隙となる部分にｐ形Ｓ
ｉ領域７が拡散等の方法によって形成されている。また
、Ｐ形Ｓｉ基板１と対向電極６間にはＰ、Ｐより十分低
い所定の電圧を電源ＢＩＯによって印加する。またｎ形
Ｓｉ３にはＰ、Ｐより十分高い所定の電圧を電＠Ａ９か
ら電極８を介して印加する。さらにＰ形Ｓｉ基板１と同
じ電位になるようにＰ形Ｓｉ領域７にも電極５を介して
電圧を印加する。また、エツチング面には不用の部分を
覆うマスク２が形成されている。
上記のごとき半導体基板を対向電極６と共にエツチング
液に浸漬し、電圧を印加しながらエツチングを行なう。
液に浸漬し、電圧を印加しながらエツチングを行なう。
なお、エツチング液としては、強アルカリを使用する場
合はヒドラジン、ＫＯＨｌＥ、Ｄ、Ｐ （エチレンジア
ミン＋ピロカテコール）等を使用し、酸系の液の場合は
ＨＦ＋Ｈ２Ｓｏ４、ＮＨ４に等のエツチング液を用いる
。もちろんエツチング液は前述のものに限らす、電圧印
加による選択エッチが可能な系であれば何でも構わない
。
合はヒドラジン、ＫＯＨｌＥ、Ｄ、Ｐ （エチレンジア
ミン＋ピロカテコール）等を使用し、酸系の液の場合は
ＨＦ＋Ｈ２Ｓｏ４、ＮＨ４に等のエツチング液を用いる
。もちろんエツチング液は前述のものに限らす、電圧印
加による選択エッチが可能な系であれば何でも構わない
。
また電極材質については使用するエツチング液に侵され
ない材質が良く、Ａ Ｑ 、Ｃｒ−Ａｕ、 Ｐｔなど様
々な金属がエツチング液によって使い分けられる。
ない材質が良く、Ａ Ｑ 、Ｃｒ−Ａｕ、 Ｐｔなど様
々な金属がエツチング液によって使い分けられる。
次に作用を説明する。
第２図にエツチングの過程を示す。第２図（ａ）はエツ
チング中期で、未だｎ ＠ Ｓ ｉ ３がエツチング液
に露出していない状態である。Ｐ形Ｓｉ基板１にはＰ、
Ｐ未満のバイアスが印加されており、エツチングは安定
して進む。次に、第２図（ｂ）はエツチングがｎ形Ｓｉ
３にまで達し、さらにＰ形Ｓｉ領域７のエツチングが進
行しているエツチング後期の状態である。このようにエ
ツチングがｎ形Ｓｉ３まで達すると、従来の方法ではＰ
形Ｓｉ領域７の部分はバイアスが印加されなくなってし
まうので電位が不安定となり、面内分布の悪化や、エツ
チングの停止等が生じてしまう。しかし、本実施例の構
成によれば、エツチングされるべきＰ形Ｓｉ領域７には
Ｐ、Ｐ未満の電圧が常に最後まで印加されているため、
面内分布も良く安定したエツチングが最後まで確実に進
む。
チング中期で、未だｎ ＠ Ｓ ｉ ３がエツチング液
に露出していない状態である。Ｐ形Ｓｉ基板１にはＰ、
Ｐ未満のバイアスが印加されており、エツチングは安定
して進む。次に、第２図（ｂ）はエツチングがｎ形Ｓｉ
３にまで達し、さらにＰ形Ｓｉ領域７のエツチングが進
行しているエツチング後期の状態である。このようにエ
ツチングがｎ形Ｓｉ３まで達すると、従来の方法ではＰ
形Ｓｉ領域７の部分はバイアスが印加されなくなってし
まうので電位が不安定となり、面内分布の悪化や、エツ
チングの停止等が生じてしまう。しかし、本実施例の構
成によれば、エツチングされるべきＰ形Ｓｉ領域７には
Ｐ、Ｐ未満の電圧が常に最後まで印加されているため、
面内分布も良く安定したエツチングが最後まで確実に進
む。
次に、第３図は本発明の一実施例の平面図であり、片持
梁構造を形成する場合の電極配置を示す。
梁構造を形成する場合の電極配置を示す。
図において、ＡＱ電極１２はエツチングで除去すべき部
分（Ｐ形Ｓｉ領域７の部分）に電圧を印加するための電
極であり、また、ＡＱ電極１３は第１図のｎ型Ｓｉ３の
部分に電圧を印加するための電極である。また、１１の
部分はエツチングが完了して空隙が形成されたとき片持
梁となる部分である。
分（Ｐ形Ｓｉ領域７の部分）に電圧を印加するための電
極であり、また、ＡＱ電極１３は第１図のｎ型Ｓｉ３の
部分に電圧を印加するための電極である。また、１１の
部分はエツチングが完了して空隙が形成されたとき片持
梁となる部分である。
次に、第４図は、半導体ウェハ上に多数のチップ（第３
図のごときもの）を形成する場合の電極配置を示す平面
図である。図において、半導体ウェハ１７上には、第３
図のごとき微小な電極が多数配置され、それぞれがＡＱ
電極１２とＡＱ電極１３とに接続されている。
図のごときもの）を形成する場合の電極配置を示す平面
図である。図において、半導体ウェハ１７上には、第３
図のごとき微小な電極が多数配置され、それぞれがＡＱ
電極１２とＡＱ電極１３とに接続されている。
次に、第５図は本発明の他の実施例図である。
本実施例は、前記第１図の実施例において、Ｐ形Ｓｉ基
板１とＰ形Ｓｉ領域７との間に電源Ｃ１６を接続したも
のである。このように接続した理由は、Ｐ形Ｓｉ基板１
とＰ形Ｓｉ領域７とで、抵抗率やエツチング反応表面ま
での電圧ドロップ値などが異なる場合があるので、それ
ぞれに最適なバイアスを印加するためである。本実施例
のように構成することにより、抵抗率や電圧ドロップ値
が異なる場合でも安定で均一なエツチングを実現するこ
とが出来る。
板１とＰ形Ｓｉ領域７との間に電源Ｃ１６を接続したも
のである。このように接続した理由は、Ｐ形Ｓｉ基板１
とＰ形Ｓｉ領域７とで、抵抗率やエツチング反応表面ま
での電圧ドロップ値などが異なる場合があるので、それ
ぞれに最適なバイアスを印加するためである。本実施例
のように構成することにより、抵抗率や電圧ドロップ値
が異なる場合でも安定で均一なエツチングを実現するこ
とが出来る。
以上説明してきたように、この発明によれば、最終的に
エツチングされる部分にも適切なバイアス電圧を印加し
て電気化学エツチングを行なうように構成したことによ
り、ウェハ面内分布が良く、安定したエツチングを行な
うことが出来るので、梁構造のように半導体基板の一部
に空隙を有する構造を、制御性よく、かつ確実に形成す
ることが出来る、という効果が得られる。
エツチングされる部分にも適切なバイアス電圧を印加し
て電気化学エツチングを行なうように構成したことによ
り、ウェハ面内分布が良く、安定したエツチングを行な
うことが出来るので、梁構造のように半導体基板の一部
に空隙を有する構造を、制御性よく、かつ確実に形成す
ることが出来る、という効果が得られる。
第１図は本発明の一実施例の断面図、第２図は第１図の
実施例におけるエツチングの進行状態を示す断面図、第
３図は本発明の一実施例の平面図、第４図は半導体ウェ
ハ上の電極構成を示す平面図、第５図は本発明の他の実
施例の断面図、第６図は従来のエツチング方法を示す断
面図、第７図は従来の片持梁構造の断面図、第８図はＳ
ｉエツチングレートの一例図、第９図は空隙の形成によ
る片持梁構造の斜視図および断面図、第１０図は電解エ
ツチングにおける電流特性の一例図、第１１図および第
１２図はそれぞれ従来の電解エツチング方法の一例を示
す図、第１３図は従来の方法における問題点を説明する
ための断面図である。 く符号の説明〉 １・・・ｐ型Ｓｉ基板 ２・・・マスク ３・・・ｎ型Ｓｉ ４・・・絶縁膜 ５・・・電極 ６・対向電極 ７・・・Ｐ型Ｓ１領域 ８・・電極 ９・・・電源Ａ ０・・・電源Ｂ １・・・梁となる部分 ２．１３・・・ＡΩ電極 ４．１５・・・コンタクト領域 ６・・・電源Ｃ ７・・・ウェハ
実施例におけるエツチングの進行状態を示す断面図、第
３図は本発明の一実施例の平面図、第４図は半導体ウェ
ハ上の電極構成を示す平面図、第５図は本発明の他の実
施例の断面図、第６図は従来のエツチング方法を示す断
面図、第７図は従来の片持梁構造の断面図、第８図はＳ
ｉエツチングレートの一例図、第９図は空隙の形成によ
る片持梁構造の斜視図および断面図、第１０図は電解エ
ツチングにおける電流特性の一例図、第１１図および第
１２図はそれぞれ従来の電解エツチング方法の一例を示
す図、第１３図は従来の方法における問題点を説明する
ための断面図である。 く符号の説明〉 １・・・ｐ型Ｓｉ基板 ２・・・マスク ３・・・ｎ型Ｓｉ ４・・・絶縁膜 ５・・・電極 ６・対向電極 ７・・・Ｐ型Ｓ１領域 ８・・電極 ９・・・電源Ａ ０・・・電源Ｂ １・・・梁となる部分 ２．１３・・・ＡΩ電極 ４．１５・・・コンタクト領域 ６・・・電源Ｃ ７・・・ウェハ
Claims (1)
- 【特許請求の範囲】 第１の導電型からなる第１の導電層と、これと逆の導
電型からなる第２の導電層と、上記第２の導電層内に上
記第１の導電層に達するように形成された第１の導電型
の第３の導電層と、で構成された半導体基板と対向電極
とをエッチング液中に浸漬し、上記半導体基板と対向電
極間に電圧を印加しながら、選択的に上記第１の導電層
の一部と上記第３の導電層とをエッチング除去する電解
エッチングにおいて、 上記第２の導電層と第３の導電層とにそれぞれ電極を接
続し、それぞれの電極を介して上記第２の導電層と第３
の導電層とに所定の電圧を印加することを特徴とするエ
ッチング方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20680890A JP3151816B2 (ja) | 1990-08-06 | 1990-08-06 | エッチング方法 |
| US07/740,521 US5167778A (en) | 1990-08-06 | 1991-08-05 | Electrochemical etching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20680890A JP3151816B2 (ja) | 1990-08-06 | 1990-08-06 | エッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496227A true JPH0496227A (ja) | 1992-03-27 |
| JP3151816B2 JP3151816B2 (ja) | 2001-04-03 |
Family
ID=16529433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20680890A Expired - Fee Related JP3151816B2 (ja) | 1990-08-06 | 1990-08-06 | エッチング方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5167778A (ja) |
| JP (1) | JP3151816B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0588371A3 (en) * | 1992-09-18 | 1995-05-10 | Nippon Denso Co | Dynamic semiconductor sensor with a thin thickness structure and process for its manufacture. |
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| US6284670B1 (en) * | 1997-07-23 | 2001-09-04 | Denso Corporation | Method of etching silicon wafer and silicon wafer |
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| US20100044079A1 (en) * | 1999-08-27 | 2010-02-25 | Lex Kosowsky | Metal Deposition |
| AU6531600A (en) | 1999-08-27 | 2001-03-26 | Lex Kosowsky | Current carrying structure using voltage switchable dielectric material |
| US20100044080A1 (en) * | 1999-08-27 | 2010-02-25 | Lex Kosowsky | Metal Deposition |
| US20100038121A1 (en) * | 1999-08-27 | 2010-02-18 | Lex Kosowsky | Metal Deposition |
| WO2007062122A2 (en) | 2005-11-22 | 2007-05-31 | Shocking Technologies, Inc. | Semiconductor devices including voltage switchable materials for over-voltage protection |
| EP2084748A4 (en) | 2006-09-24 | 2011-09-28 | Shocking Technologies Inc | FORMULATIONS FOR A VOLTAGE-SWITCHABLE DIELECTRIC MATERIAL WITH A DEVICED VOLTAGE CONTACT BEHAVIOR AND METHOD OF MANUFACTURING THEREOF |
| US9226391B2 (en) | 2009-01-27 | 2015-12-29 | Littelfuse, Inc. | Substrates having voltage switchable dielectric materials |
| US8399773B2 (en) | 2009-01-27 | 2013-03-19 | Shocking Technologies, Inc. | Substrates having voltage switchable dielectric materials |
| US8272123B2 (en) | 2009-01-27 | 2012-09-25 | Shocking Technologies, Inc. | Substrates having voltage switchable dielectric materials |
| KR101679099B1 (ko) | 2009-03-26 | 2016-11-23 | 쇼킹 테크놀로지스 인코포레이티드 | 전압 스위칭형 유전 물질을 갖는 소자 |
| US9082622B2 (en) | 2010-02-26 | 2015-07-14 | Littelfuse, Inc. | Circuit elements comprising ferroic materials |
| US9224728B2 (en) | 2010-02-26 | 2015-12-29 | Littelfuse, Inc. | Embedded protection against spurious electrical events |
| US9320135B2 (en) | 2010-02-26 | 2016-04-19 | Littelfuse, Inc. | Electric discharge protection for surface mounted and embedded components |
| US20120211805A1 (en) | 2011-02-22 | 2012-08-23 | Bernhard Winkler | Cavity structures for mems devices |
| DE102012206531B4 (de) | 2012-04-17 | 2015-09-10 | Infineon Technologies Ag | Verfahren zur Erzeugung einer Kavität innerhalb eines Halbleitersubstrats |
| US9136136B2 (en) | 2013-09-19 | 2015-09-15 | Infineon Technologies Dresden Gmbh | Method and structure for creating cavities with extreme aspect ratios |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3616348A (en) * | 1968-06-10 | 1971-10-26 | Rca Corp | Process for isolating semiconductor elements |
| NL6910274A (ja) * | 1969-07-04 | 1971-01-06 | ||
| US3853650A (en) * | 1973-02-12 | 1974-12-10 | Honeywell Inc | Stress sensor diaphragms over recessed substrates |
| JPS6130038A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | エツチングの方法 |
| US4966663A (en) * | 1988-09-13 | 1990-10-30 | Nanostructures, Inc. | Method for forming a silicon membrane with controlled stress |
| US4996627A (en) * | 1989-01-30 | 1991-02-26 | Dresser Industries, Inc. | High sensitivity miniature pressure transducer |
-
1990
- 1990-08-06 JP JP20680890A patent/JP3151816B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-05 US US07/740,521 patent/US5167778A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0588371A3 (en) * | 1992-09-18 | 1995-05-10 | Nippon Denso Co | Dynamic semiconductor sensor with a thin thickness structure and process for its manufacture. |
| JPH07162017A (ja) * | 1993-12-08 | 1995-06-23 | Nec Corp | 半導体加速度センサの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5167778A (en) | 1992-12-01 |
| JP3151816B2 (ja) | 2001-04-03 |
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