JPH02205033A - バイポーラトランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ゛本発明は、高速動作に好適なバイポーラトランジスタ
の構造及び製造方法に関する。

〔従来の技術〕

エミッタにヘテロ材料を用いないバイポーラトランジス
タに関して本発明に最も近い公知例についてはアイ・イ
ー・デイ−・エム８７第１７０頁から第１７３頁におい
て論じられている。

バイポーラトランジスタの縦方向の微細化を進めていっ
た場合の特性的な問題からの限界が論じられている。そ
れによるとバイポーラの縦方向微細化の限界は、（１）
エミッターベース接合の高濃度化によるリーク電流の増
大、（２）ベース幅の縮小によるパンチスルーの発生、
（３）エミッタへの少数キャリアの蓄積による動作速度
の飽和、により決まるとされている。

エミッタにヘテロ材料を用いるバイポーラトランジスタ
に関して本発明に最も近い公知例については、電子通信
学会技術研究報告ＶｏＱ、８６Ｎα３２ｐｐ２９〜３４
において論じられている。

エミッタとベースかヘテロ接合の場合、ヘテロ接合とｐ
ｎ接合の位置を適当な距離だけずらせる、すなわちＳｉ
単結晶基板にエミッタの一部としてｎ型層を形成すると
、ヘテロ接合の効果を損うことなしに、接合特性が改善
できるということが計算機によるシミュレーション結果
に基づいて論じられている。

〔発明が解決しようとする課題〕

上記従来技術では、エミッタにヘテロ材料を用いる場合
でもそうでない場合でも、前記三点の問題点により縦方
向の微細化に限界が生じる。

ところで、前述の三つの問題点（１）〜（３）は互いに
密接な関係がある。素子の微細化において前記（２）の
パンチスルー防止のためにはベース不純物濃度を大きく
する必要がある。すなわち、ベース不純物濃度を大きく
しないでベース幅を縮小していくとエミッターコレクタ
間でパンチスルーが発生する。ところで前記（１）の問
題点は、エミッタ不純物濃度が従来技術でのｌＸｌ０”
■−８程度でベース濃度が一定以上になるとエミッタと
ベースとの間にトンネルによるリーク電流が発生すると
いう現象である。このベース不純物濃度の限界濃度は５
　Ｘ　１０　”ａｎ−８程度である。

不純物濃度を（１）から決まる上限の５×１０１８■−
８とした場合、パンチスルーが起こらないベース幅の下
限は約４００人となる。

また、ベース濃度を高くした場合に、従来技術の不純物
濃度プロファイルでは、Ｓｉ単結晶部分のエミッタでは
高濃度のｎ型不純物の他に高濃度のｎ型不純物が含まれ
ることになる。その場合にはエミッタ部分のバンドギャ
ップはｎ型不純物による狭ギャップ化の他にｎ型不純物
による狭ギャップ化が起こる。すなわち、ｎ型不純物濃
度が１０”ａｎ−８以下では狭ギャップ化が起こらない
が、それ以上では狭ギャップ化が起こり、１０１１０ｌ
９”では３０　ｍ　ｅ　Ｖ程度バンドギャップが狭くな
る。

従来技術ではベース濃度が高くなると狭バンドギヤツプ
化がより進む。これが原因でエミッタに注入されるホー
ルが増加し微細化を進めても（３）に述べた動作速度の
飽和が起こってしまう。

本発明の目的は、上記の従来技術における問題点を解消
もしくは改善し、バイポーラトランジスタの縦方向微細
化の限界を拡張し従来よりもさらに高速動作が可能なバ
イポーラトランジスタを作製することである。

〔課題を解決するための手段〕

上記目的は以下に技術手段を採用することにより達成さ
れる。

まず第１の手段として、多結晶Ｓｉもしくはヘテロ材料
からなるｎ十型エミッタとｐ型ベースの間にはさまれた
単結晶Ｓｉよりなるエミツタ層が、従来のようにｎ型不
純物がｐ型不純物で補償されているのではなく、ｎ型不
純物のみ含まれるようにする。

次に第２の手段として、上記のＮ型単結晶Ｓｉよりなる
エミツタ層のｎ型不純物濃度を従来技術による場合のよ
うにＩ　Ｘ　１０　”ｃｘａ−”程度の固溶限に近い値
にするのではなく、ｌＸｌ０”■−８〜５Ｘ　１０　工
９ａｍ−８程度にする。またベースのｐ型不純物濃度が
大きくなるにつれて、この濃度をより低くする。

例えばベース濃度がＩ　Ｘ　Ｌ　ｑ　工９ａｍ−８の場
合はＩＸ　１０　”ａｍ−８以下、ベース濃厚が３　Ｘ
　１０　”、Ｃａ１−８の場合は６×１０１８ｃｎ−３
以下にすると良い。

次に第３の手段として、上記のｎ型単結晶Ｓｉよりなる
エミツタ層の厚さを、ベース−エミッタ接合のエミッタ
側に延びた空乏層幅よりも大きく、５００人よりも小さ
くする。

以上の技術手段により上記問題点が解消もしくは改善で
きる。尚上記第１ないし第３の各手段は各々単独でも効
果を奏するものであるが、第２と第３の手段を併用する
のが好ましい形態であり、その上でさらに第１の手段を
用いるのがより好ましい。

〔作用〕

従来技術による場合の単結晶Ｓｉ部分のエミッタではｎ
型不純物がベースを形成するｐ型不純物によって補償さ
れておりそのためにｎ型不純物のみの場合よりもバンド
ギャップが狭くなっている。

上記の第１の手段を採用して単結晶Ｓｉ部分のエミッタ
のｐ型の不純物濃度が１０”ａｍ−’以、上になるよう
にすれば、ベースのｐ型不純物濃度にかかわらず余分の
狭バンドギヤツプ化は防止できる。

それによって、エミッタへのホールの注入が抑制され、
少数キャリアの蓄積が少なくなり素子の縦方向の微細化
を進めた場合の動作速度の飽和および電流増幅率の低下
を防ぐことが可能となる。

上記第２の手段を採用して、単結晶Ｓｉ部分のエミッタ
のｎ型不純物濃度を５　Ｘ　１０　工９０６−ａ以下に
すればベースの不純物濃度が５　Ｘ　１０　”ｔｘａ−
３以上の高濃度になっても接合の空乏層幅は１２０人程
度以上になるためのキャリアのトンネルによるリーク電
流は抑制される。このことによってベースの不純物濃度
についての上限が取り払われるため、パンチスルーを起
こさずにベース幅を縮小することも可能となる。

また上記第１の手段が採用されている場合には以下に述
べる理由によりエミッタの不純物濃度を低くしてもＩ　
Ｘ　１０　”ｍ−３以上・であればベース電流の増加、
すなわち電流増幅率の低下は起こらな＋１１゜ まず、ベース電流Ｊｐは式（１）により表わされる。

ここでＰｏはエミッタの平衡ホール密度、ＤＰはエミッ
タでのホール拡散定数、Ｐはエミッタのｘ −ル密度勾配である。

第９図に３００ＫにおけるＰｏとｎ型不純物濃度との関
係を示す。破線は狭バンドギヤツプ現象を考慮しない場
合、実線は、実際の場合を示す。

これによるとｌＸｌ０”ａｎ−３以上の高不純物濃度領
域では狭バンドギャップ化東こよりＰｏがほとんｄｘ ここで、Ｓｐは多結晶Ｓｉもしくはヘテロ材料と単結晶
Ｓｉとの界面の少数キャリアの実効的再結合速度、ｕ＋
ｑはその界面での規格化されたホール濃度、τは単結晶
Ｓｉエミッタのホールのライフタイムである。

単結晶Ｓｉ部分のエミッタの不純物濃度が低くなった場
合にはｕｓとτが増加して（２）式右辺の第１項が増大
し、第２項が減少する。多結晶Ｓｉや微結晶Ｓｉ等のヘ
テロ材料を用いた場合はＳｐ＝　１００〜３０　ＱＣ！
Ｑ／Ｓｅｅと小さく第１項の増大量よりも第２項の減少
量の方が少なくなることばに大きくなることはない。以
上の理由により単結晶Ｓｉ部分のエミッタの不純物濃度
を低くしても１×１０１８■−３以上であればベース電
流Ｊｐの増加は起こらない。

エミッタに注入されたホールは少数キャリアとして単結
晶Ｓｉ部分と多結晶Ｓｉもしくはヘテロ材料の部分に蓄
積する。多結晶Ｓｉもしくは微結晶Ｓｉ等のヘテロ材料
中ではホールの拡散長は５００Å以下であるためホール
の蓄積は単結晶Ｓｉとの界面から５００人以内の部分で
起こっている（第１０図参照）。従ってエミッタでの少
数キャリアの蓄積量を低減し、素子特性を改善するため
には、上記の第３の手段を採用して単結晶Ｓｉ部分のエ
ミツタ層の厚さを５００Å以下にすることが有効である
（第１０図参照）。この厚さを小さくすればするほど少
数キャリアの蓄積量は減少するため、素子特性は改善さ
れるが、ベース−エミッタ接合の空乏層が単結晶Ｓｉと
多結晶Ｓｉもしくはヘテロ材料との界面に接する界面準
位の存在によりエミッターベース間のリーク電流が増大
する。従って単結晶Ｓｉ部分のエミツタ層の厚さは、ベ
ース−エミッタ接合の空乏層のエミッタ側に延びた部分
の厚さよりも大きくする必要がある。

また上記第１．第２の手段が採用されている場合には、
以下に述べる理由により単結晶Ｓｉ部分のエミツタ層の
厚さを小さくしてベース電流の増加、すなわち電流増幅
率の大きな低下は起こらない。単結晶Ｓｉ部分のエミッ
タ濃度が低い場合バルク中での再結合が無視できるとす
ると式（２）はｄｘ となる。例えば単結晶Ｓｉ部分のエミッタ濃度が５×１
０１８８国−８でＳＰ　が３００００　ａｎ／ｓｅｅの
場合を考えるとＤｐは５　ｃｓｌ　／　ｓｅｅ程度であ
るからｄｘ となり２０００人程度０厚さのエミッタ中ではホール濃
度の変化は高々１０％余りである。式（１）と（３）よ
り Ｊｐ＝　−ｑＰｏＳｐｕｓ　　　　　　　　　・＝（５
）であるため、単結晶Ｓｉ部分のエミッタの厚さを小さ
くしてもｕｓすなわちＪｐの変化は高々１０％程度とな
り、電流増幅率の大きな低下は起こらない。

以上に述べた理由により、上記第１〜第３の手段を採用
すれば、バイポーラトランジスタの従来技術による縦方
法の微細化の限界を拡張し、さらに高速動作が可能なバ
イポーラトランジスタを作製することが可能となる。

〔実施例〕

本発明の第１の実施例を第１図および第２図により説明
する。

まず第１図において１はｐ型Ｓｉ基板、２はｎ十型埋込
層、３はｎ型エピタキシャル層、４はｐ型単結晶Ｓｉ層
、５，７は５ｉＯｚ膜、６はｐ型多結晶Ｓｉ膜、８はｎ
型エピタキシャル層の突起、９はｎ十型の多結晶Ｓｉ膜
もしくは微結晶Ｓｉ膜、１０は金属電極である。９が他
のｎ十型ヘテロ材料であっても良い。２，３はコレクタ
、４はベース、６はベース引き出し電極、８，９はエミ
ッタとしてそれぞれはたらく。

第１図のＡ−Ａ’で切断した部分の各層の不純物濃度と
厚さを第２図により説明する。多結晶Ｓｉもしくはヘテ
ロ材料からなる部分のエミッタはｎ系不純物がＩ　Ｘ　
１０　”ａｎ−”、厚さが７００人、単結晶Ｓｉ部分の
エミッタはｎ型不純物が５×１１０１ａａ″″８（ｐ型
不純物はＩ　Ｘ　１０１８ｄｌ−”以下）、厚さが３０
０人、ベース層はｐ型不純物ピーク濃度が１×１０工９
（１ｍ　−”、厚さが３００人となっている。

本実施例によれば、従来技術では問題となるエミッター
ベース間のリーク電流、エミッターコレクタ間のパンチ
スルー、少数キャリアの蓄積の相対的増加、電流増幅率
の低下を起こさせずに、素子サイズの縦方向の微細化が
可能となり従来技術での素子の動作素度の限界を超える
ことができる。

本発明の第２の実施例を第３図および第４図により説明
する。第３図の各部分の名称およびはたらきは第１図に
おける同じ符号のものと同じである。但し１１はｎ型Ｓ
ｉ層でエミッタとしてはたらく。

次に本実施例の第３図のＢ−Ｂ’で切断した部分の各層
の不純物濃度と厚さを第４図により説明する。多結晶Ｓ
ｉもしくはヘテロ材料からなる部分のエミッタ９はｎ型
不純物がＩ　Ｘ　１０　”ｃｍ−”厚さが７００人、単
結晶Ｓｉ部分のエミッタ１１はｎ型不純物のピーク濃度
が３　Ｘ　１０１９ｅｌｌ’″８、ｐ型不純物のピーク
濃度が２　Ｘ　１０　”（！！ｌ−”で、キャリア濃度
のピークはＩ　Ｘ　Ｉ　Ｑ　”ａ＋＋、−”となってお
り、厚さが３００人、ベース層はｐ型不純物のピーク濃
度が１×１０工”　（ｍ−８、厚さが３００人となって
いる。

本実施例によれば、本発明の第１の実施例と同様の効果
があるが、単結晶Ｓｉ部分のエミッタにｐ型不純物が存
在し狭ギャップ化の度合いが大きいため少数キャリアの
蓄積量が大きく素子の動作速度の向上度は第１の実施例
より少ない。しかし第１の実施例とは異なり、不純物濃
度が表面はど高濃度になっているため各層の嗜成を拡散
プロセスのみで行なえるため、製造方法が簡単になると
いう利点がある。

本発明の第３の実施例を第１１図（ｆ）および第１２図
により説明する。第１１図（ｆ）の各部分の名称および
はらたきは第１図における同じ符号のものと同じである
。但し１６はｐ型単結晶Ｓｉ層でグラフトベースとして
はたらき、１９はＧｅが１０％添加されたｐ型Ｓｉ単結
晶層でベースとしてはたらく。

次に本実施例の第１１図（ｆ）のｃ−ｃ’で切断した部
分の各層の不純物濃度と厚さを第１２図により説明する
。各層の、ｎ型およびｐ型不純物濃度および厚さは第２
図に示した本発明の第１の実施例と同じである。但しベ
ースのＰ型層１９にはＧｅが５×１０１８ＩＣｍ−、’
（１０％）添加されている。

本実施例によれば、本発明の第１の実施例と同様の効果
がある。但しベース層にＧｅが１０％添加されているこ
とによりベース層のバンドギャップが５０ｍｅＶ程度狭
くなり、そのためにエミッタへの少数キヤ・リアの注入
が約１／７となる。従って、素子の動作速度および電流
増幅率が第１の実施例と比較してより向上するという効
果がある。

参考として従来技術によるバイポーラトランジスタの不
純物濃度分布を第５図に示す。

次に第６図（ａ）〜（ｄ）に基づいて本発明の第１の実
施例の第１の製造方法を説明する。

ｐ型Ｓｉ基板１にｎ÷型埋込層２、ｎ型エピタキシャル
層３を形成した後、素子分離領域５をＳｉＯｘ膜により
形成する。その後ｐ型多結晶Ｓｉ膜によりベース引き出
し電極６を形成し、それを酸化することによりベースと
エミッタを分離するための５ｉＯｚ膜７を形成する。以
上の工程の製造方法は公知である。

次にベース層が形成される工（タキシキルＳｉ層３を露
出させた後多結晶Ｓｉ膜を２００人堆積しイオン打込み
によりＢＦｚ÷を加速エネルギー２０ｋｅＶで３×１０
五８０１１１−”打ち込む。その後９００℃の０２雰囲
気で多結晶Ｓｉを完全に酸化し形成されたＳｉＯｘ膜を
除去して厚さ３００人、ピーク濃度Ｉ　Ｘ　１０　”ｃ
ｙｎ−８のベース層４を形成する（ａ）。次にＨＣＱと
ＰＨｓを添加した５ｉＨｚＣＱ　２ガスの熱分解により
基板温度８００℃で上記開口部上に３００人の厚さに選
択的にｎ型エピタキシャル層８を形成する。この層のＰ
濃度は５Ｘ１０１”ａｍ−’となっている（ｂ）、次に
ＰＨｓ・を添加したＳｉＨ２，ＣＱｚガスを用いて通常
のＣＶＤ法によりＰ濃度がＩ　Ｘ　１０　”ｃｓ−８の
ｎ型多結晶Ｓｉ膜を堆積した後通常のホトリソグラフィ
としてエツチングによりパターニングを行ない、エミッ
タ９を形成する。ｎ型多結晶Ｓｉ膜にはＰの代わりにＡ
ｓが添加されても良い。またこの部分のｎ型多結晶Ｓｉ
膜の代わりに通常のプラズマＣＶＤ法により堆積したｎ
型の微結晶Ｓｉ膜や、他のワイドバンドギャップのヘテ
ロ材料を用いても良い（第６図（Ｃ））。次に通常のＣ
ＶＤ法によりＳｉＯｘ膜７を堆積した後、通常のホトリ
ソグラフィとエツチングにより電極とのコンタクト穴を
形成し、最後に金属膜を蒸着した後、通常のホトリソグ
ラフィとエツチングにより電極１０を形成する。

以上により本発明の第１の実施例の第１の製造方法の説
明を終わる。本方法によると自己整合的に形成された微
細な幅のグラフトベースに対して自己整合的にエミッタ
を形成できるため、接合による寄生容量が小さな素子が
形成できるという効果がある。

次に第７図（ａ）〜（ｄ）に基づいて本発明の第１の実
施例の第２の製造方法を説明する。

ｐ型Ｓｉ基板１にｎ生型埋込層２．ｎ型エピタキシャル
層３を形成した後、素子分離領域５を５ｉＯｚ膜により
形成する。次にベース層が形成されるエピタキシャル層
を露出させた後、本発明の第１の実施例の第１の製造方
法の場合と同じ方法により厚さ３００人、ピーク濃度Ｉ
　Ｘ　１０”θ−−８のベース層４を形成する。その後
ＰＨｇを添加したＳｉＨ４ガスの熱分解により単結晶Ｓ
ｉ上にはｎ型の単結晶Ｓｉ層８．５ｉＯｚ上にはｎ型の
多結晶Ｓｉ膜を堆積する。この層のＰ濃度は５Ｘ１０１
’　Ｑｌｌ−８、厚さは３５０人となっている（ａ）。

次に８５０℃、０２雰囲気で厚さ１００人の５ｉＯｚ膜
１２を形成した後、厚さ５００人の５ｉｘＮ４膜１３お
よび厚さ４０００人（７）ＳｊＯ２膜１４を通常のＣＶ
Ｄ法により形成し通常のホトリソグラフィとエツチング
によりそれらの膜よりなる島パターンをエミツタ層８の
上に形成する。

その後８５０℃、ｗｅｔｏｚ雰囲気で厚さ６００人のＳ
ｉ○２膜１５膜形５し、次にイオン打込みの方法により
加速エネルギー２５ｋｅＶでＢ＋を１×１０１５！−２
打ち込み、８５０℃のＮｚ中の雰囲気で活性化させ、グ
ラフトベース１６を形成する（ｂ）。

次に５ｉｓＮｔ膜１７（膜厚２０００人）を堆積した後
、異方性ドライエツチングにより５ｉＯｚ膜１４の側壁
部分以外の５１ｇＮ４膜１７を除去し、さらにＳｉＯｘ
膜１５も除去する。次に通常のＣＶＤ法によりｐ型の多
結晶Ｓｉ膜６（膜厚３０００人）堆積し、レジストの凹
部への埋め込みとエッチバックによる平坦化の方法によ
りＳｉ○２膜１４膜上４多結晶Ｓｉ膜を選択的に除去す
る（第７図（Ｃ））。次に５ｉＯｚ膜１４を除去した後
８５０℃のウエト（ｗｅｔ）０２の雰囲気での熱酸化に
よりＳ　ｉ　Ｏ２膜７を形成する。さらに５ｉｓＮａ膜
１３と５ｉＯｚ膜１２を除去した後１通常のＣＶＤ法に
よりｐが添加された多結晶Ｓｉ膜９を堆積し１通常のホ
トリソグラフィとエツチングによりエミッタパターンを
形成する（ｄ）。多結晶Ｓｉ膜にはＰの代わりにＡｓが
添加されても良いことは言うまでもない。また多結晶Ｓ
ｉ膜の代わりに通常のプラズマＣＶＤ法により堆積した
ｎ型の微結晶Ｓｉ膜や他のワイドバンドギャップのヘテ
ロ材料を用いても良い。次いで第６図（ｄ）の説明にお
いて述べた方法により電極を形成する。

以上により本発明の第１の実施例の第２の製造方法の説
明を終わる。本方法によると、エミッターベース接合の
周辺が熱酸化により形成されるため、選択エピタキシャ
ル法による第１の方法よりもベース−エミッタ間のリー
ク電流が小さくなるという効果がある。

次に第８図（、）〜（ｄ）に基づいて本発明の第２の実
施例の製造方法を説明する。まず第１の実施例に製造方
法の第６図（ａ）で説明したものと同じ方法により第８
図（ａ）に示す構造を形成する。但しベース層４の厚さ
が６００人、ピーク濃度が２Ｘ１０工ｅ国−８となるよ
うにＢＦ２＋のイオン打込みを８Ｘ１０１８■−２、多
結晶Ｓｉ膜の拡散温度を９３０℃とする。

次に通常のＣＶＤ法により多結晶Ｓｉ膜１７（膜厚２０
０人）を形成し□た後、イオン打ち込みの方法によりＡ
ｓ＋を加速エネルギー１０ｋｅＶｉ’　１　ｘ　１０　
”ｃｍ−ＱＴ　チ込ム（ｂ　）。

次に９００℃のｗｅｔｏｚｊｌ囲気で多結晶Ｓｉ膜１７
を完全に熱酸化１９することによりＡｓのピーク濃度が
３　Ｘ　１０１９ａｎ−８、厚さ３００人のｎ型単結晶
Ｓｉ層１１を形成する（ｃ）。

次に５ｉｎｓ膜１８を除去した後、通常のＣＶＤ法によ
りＰもしくはＡｓが添加された多結晶Ｓｉ膜９を堆積す
る。多結晶Ｓｉ膜の代わりに通常のプラズマＣＶＤ法に
より堆積したｎ型の微細晶Ｓｉ膜や他のワイドバンドギ
ャップのヘテロ材料を用いても良い。さらに通常のホト
リソグラフィとエツチングによりエミッタパターンを形
成する（ｄ）。最後に第６図（ｄ）の説明において述べ
た方法により電極を形成する。以上により本発明の第２
の実施例の製造方法の説明を終わる。

第１１図（ａ）〜（ｆ）に基づいて本発明の第３の実施
例の製造方法を説明する。まず、従来方法と同じ方法に
よりｐ型基板ｌにｎ中型埋込層２、ｎ型エピタキシャル
層３、素子分離の５ｉｆｔ膜５を形成した後、通常のＣ
ＶＤ法によりｐ型多結晶Ｓｉ膜６、Ｓ　ｉ　Ｃ）ａ膜７
を堆積した後、通常のホトリソグラフィとエツチングに
より６，７を除去し素子領域上に開口を形成する。さら
に９５０℃のＮ２雰囲気中での熱処理により多結晶Ｓｉ
膜からＢを拡散させグラフトベース１６を形成する（ａ
）。次に通常のＭＢＥ　（モレキュラ　ビームエピタキ
シ：　（Ｍｏｌｅｃｕｌａｒ　ＢｅａＩＩＥｐｉｔａｘ
ｙ）の方法によりＧｅが１０％、Ｇａがｉ　Ｘ　１０１
ｇｃｍ−”含まれたｐ型Ｓｉ層１９（厚さ３００人）、
およびＡｓが５×１０１８国−８含まれたｎ型Ｓ’ｉ層
８（厚さ３００人）を形成する。但し５ｉＯｚ７上には
多結晶Ｓｉ膜が形成される。さらに通常のホトリソグラ
フィとエツチングにより開口部周辺を除く５ｉＯｚ７上
の多結晶Ｓｉ膜を除去する（ｂ）。

次にＳ　ｉ　Ｏｘ膜１２（膜厚２００人）、５ｉｓＮ番
膜１３（膜厚５００人）、５ｉＯｚ膜１４（膜厚３５０
０人）を通常のＣＶＤ法により堆積した後、通常のホト
リソグラフィとエツチングにより開口部上にそれらの膜
よりなる島パターンを形成する（Ｃ）。

次に８００℃のｗｅｔｏｚ雰囲気でｎ型Ｓｉ層８を完全
に酸化した後、通常のＣＶＤ法により多結晶Ｓｉ膜２０
（膜厚７００人）を堆積し、凹部へのレジスト埋め込み
とニッパツクの方法により５ｉｎＩＬ膜１４上の多結晶
Ｓｉ膜を選択的に除去する（ｄ）。

次にＳｉｎｇ膜１４を除去した後、８００℃のｗｅｔｏ
＊雰囲気で多結晶Ｓｉ膜２０を酸化して５ｉｎｓ膜２１
（膜厚２０００人）を形成する。

そしてさらに５ｉａＮａ膜１３．５ｉｆｔ膜１２を通常
のエツチングにより除去する（ｅ）。

最後に第６図（Ｑ）（ｄ）で説明したものと同じ方法に
よりｎ型の多結晶Ｓｉ膜もしくはヘテロ材料からなるエ
ミッタ、および電極を形成する（ｆ）０以上により本発
明の実施例の製造方法の説明を終わる。

〔発明の効果〕

従来技術ではバイポーラトランジスタの縦方向の微細化
の限界はベース幅４００人となっており、その動作速度
の限界はｆＴ□８が５５　Ｇ　Ｈｚとなっている。

本発明によれば、従来技術での微細化で問題となるエミ
ッターベース間のリーク電流、エミッターコレクタ間パ
ンチスルー、エミッタでホールの蓄積の相対的増大、電
流増幅率の低下等を回避することが可能となるため、ベ
ース幅は２００Å以下まで微細化が可能となる。

動作速度に関しては、ベース幅を２００人とした場合の
本発明の第１の実施例ではｆ　Ｔｍａｘは７５ＧＨｚ、
第２の実施例では６５ＧＨｚ、第３の実施例では８５　
Ｇ　Ｈｚと、従来技術による場合と比較して高速化が可
能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のバイポーラトランジス
タの縦断面図、第２図は第１図のＡ−Ａ′線部分の不純
物濃度分布図、第３図は第２の実施例の縦断面図、第４
図は第３図のＢ−Ｂ’線部分の不純物濃度分布図、第５
図は従来技術でのバイポーラトランジスタの不純物濃度
分布図、第６図、第７図はそれぞれ第１の実施例の製造
プロセスを示す断面図、第８図は第２の実施例の製造プ
ロセスを示す断面図、第９図は、ｎ型不純物濃度と平衡
ホール濃度Ｐｏの関係を示す図、第１０図は、従来方法
と本発明のバイポーラトランジスタのエミッタでの蓄積
ホール濃度分布図、第１１図は第３の実施例の製造プロ
セスを示す断面図、第１２図は本発明の第３の実施例の
第１１図（ｆ）のｃ−ｃ’線の部分の不純物濃度分布図
である。 １・・・ｐ型Ｓｉ基板、２・・・ｎ中型埋込層、３・・
・ｎ型エピタキシャル層、４・・・ｐ型層（ベース）、
５・・・５ｉＯｚ膜、６・・・Ｐ型多結晶Ｓｉ膜、７・
・・ＳｉＯｘ膜、８・・・ｎ型単結晶Ｓｉ層、９・・・
ｎ型多結晶Ｓｉ層、１０・・・金属電極、１１・・・ｎ
型単結晶Ｓｉ層、１２・・・５ｉ０２膜、１３・・・５
ｉｘＮ番膜、１４・・・ＳｉＯ２膜、１５・・・ＳｉＯ
２膜、１６・・・ｐ型Ｓｉ層、１７　多結晶Ｓｉ膜、１
８・・・ＳｉＯ２膜、１９・・・ｐ型単結晶５ｉＧｅ、
２０・・・多結晶Ｓｉ膜、２１・・・Ｓｉ　○２

Claims (1)

1. 【特許請求の範囲】 １、不純物のピーク濃度が５×１０＾１＾８ｃｍ＾−＾
   ３以上のｐ型単結晶Ｓｉ層からなるベース上にｐ型不純
   物濃度が１×１０＾１＾８ｃｍ＾−＾３未満のｎ型単結
   晶Ｓｉの突起からなるエミッタが形成されたバイポーラ
   トランジスタにおいて、そのｎ型単結晶Ｓｉ上にｎ型の
   多結晶Ｓｉ膜または結晶Ｓｉ以外のヘテロ材料によりエ
   ミッタの一部が形成された構造を特徴とするバイポーラ
   トランジスタ。 ２、上記ｎ型単結晶Ｓｉの突起のｎ型不純物濃度が１×
   １０＾１＾８ｃｍ＾−＾３以上５×１０＾１＾９ｃｍ＾
   −＾３以下になつている構造を特徴とする請求項第１項
   記載のバイポーラトランジスタ。 ３、上記ｎ型単結晶Ｓｉの突起の高さがベースとの接合
   におけるバイアスをかけない状態でのエミッタ側に延び
   た空乏層の厚みよりも大きく、かつ５００Å以下となつ
   ている構造を特徴とする請求項第１項記載のバイポーラ
   トランジスタ。 ４、ベースのｐ型不純物のピーク濃度が５×１０＾１＾
   ８ｃｍ＾−＾３以上でかつｎ型単結晶のエミッタのｐ型
   不純物濃度も５×１０＾１＾８ｃｍ＾−＾３以上となつ
   ているＳｉバイポーラトランジスタにおいて、ｎ型単結
   晶Ｓｉのエミッタのキャリア濃度が１× １０＾１＾８ｃｍ＾−＾３以上５×１０＾１＾９ｃｍ＾
   −＾３以下でかつそのｎ型単結晶Ｓｉ上にｎ型の多結晶
   Ｓｉもしくは結晶Ｓｉ以外のヘテロ材料によりエミッタ
   の一部が形成された構造を特徴とするバイポーラトラン
   ジスタ。 ５、ｎ型単結晶Ｓｉのエミッタ部分の厚さが、ベースと
   の接合でバイアスをかけない状態でのエミッタ側に延び
   た空乏層の厚みよりも大きく、かつ５００Å以下となつ
   ている構造を特徴とする請求項第４項記載のバイポーラ
   トランジスタ。 ６、請求項第１乃至第３項に記述のバイポーラトランジ
   スタを製造する方法において、ベース層上に開口部を形
   成した後、所望の不純物濃度と厚さのエピタキシャル層
   を開口部上に選択的に成長させる工程と、ｎ型不純物を
   含有した多結晶Ｓｉ膜もしくは結晶Ｓｉ以外のヘテロ材
   料を堆積する工程を含むことを特徴とするバイポーラト
   ランジスタの製造方法。 ７、請求項第１項乃至第３項に記述したバイポーラトラ
   ンジスタを製造する方法において、ベース層を形成した
   後、所望の不純物濃度と厚さのＳｉ層を単結晶基板上に
   はエピタキシャル層、絶縁体上には多結晶層として堆積
   させる工程と、そのＳｉ層のエピタキシャル層の領域内
   に酸化防止膜の島パターンを形成する工程と、酸化防止
   膜が形成された部分以外の上記Ｓｉ層を酸化する工程と
   、酸化防止膜を除去した後ｎ型不純物を含有した多結晶
   Ｓｉ膜もしくは結晶Ｓｉ以外のヘテロ材料を堆積する工
   程を含むことを特徴とするバイポーラトランジスタの製
   造方法。 ８、請求項第１項乃至第３項に記述したバイポーラトラ
   ンジスタにおいて、ベース層の単結晶Ｓｉ中にＧｅを含
   有することを特徴とするバイポーラトランジスタ。