JPH02205109A - スキヤンラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサ等の集積回路のテスティ
ングに係り、特に遅延時間に敏感な部分へのスキャンイ
ン／アウトに好適なスキャンラッチ回路に関する。

〔従来の技術〕

従来、スキャン可能なレジスタとして、例えば米国特許
筒４，６６９，０６１号に示されるフリップフロップが
挙げられる。

〔発明が解決し・ようとする課題〕

上記従来技術では、ラッチの入力部分にセレクタを設け
、テスト信号によって、通常パスとスキャンバスを選択
するものであり１通常パスであってもセレクタを通過す
る。このため、セレクタの分だけ時間遅延が生じ、遅延
時間に敏感な部分への適用が困難であった。

本発明の目的は、ラッチに対しスキャンの経路を設けて
も、通常パスのスキャンバスによる回路遅延が生じない
スキャンラッチ回路を提供することにある。

〔課題を解決するための手段〕

上記目的は、スキャンイン／アウトする経路を通常のデ
ータバスから離して、帰還バス上に設定することにより
達成される。

〔作用〕

スキャンラッチの通常パスの遅延時間は、通常パス上で
入力データが確定してから出力データが確定するまでの
時間である。一方、ラッチの帰還パスは通常パスに影響
を与えることはない０以上のことから、帰還バス上にス
キャンイン／アウトの経路を設けることにより、スキャ
ンバスによって通常パスに余分の回路遅延が生じること
はなくなる。

〔実施例〕

以下、本発明の一実施例を、第１図を用いて説明する。

第１図は１本発明によるスキャンラッチを示す論理図で
ある。この回路は、クロックゲート１、インバータ２．
セレクタ３、クロックゲート４、インバータ５が相互に
接続されている。この回路の入力端子は、Ｄ　ｅ　Ｓ　
Ｄｌｍｅ　Ｓ　ｉｎｗ　Ｃｏｔ　Ｃｉであり、出力端子
はＦである。

入力端子りはクロックゲート１の入力に接続される。ク
ロックゲート１の出力はノード６に接続される。ノード
６はセレクタ３の第１の入力端子とクロックゲート４の
出力とインバータ５の入力に接続される。セレクタ３の
出力はクロックゲート４の入力に接続される。入力端子
５Ｄｉ−はセレクタ３の第４の入力端子に接続される。

入力端子Ｓ１＋ａはセレクタ３の第２の入ｐ端子とイン
バータ２に接続される。インバータ２の出力はセレクタ
３の第３の入力端子に接続される。

クロックゲート１の動作を説明する。クロックゲート１
の第１および第２の入力端子には、それぞれＧＯ，Ｃ１
が入力される。入力ＧＯ，Ｃ１の信号極性は逆でなけれ
ばならない。入力Ｃｏ、Ｃｘがそれぞれハイレベル、ロ
ーレベルのとき、クロックゲート１はカットオフ状態と
なる。すなわちクロックゲートの出力は高インピーダン
ス状態となる。

入力Ｃｏ、Ｃｘがそれぞれローレベル、ハイレベルのと
き、ゲート１は導通状態となり、入力信号の反転値を出
力する。クロックゲート４も同じ動作をおこなうが、第
１および第２の入力端子には、クロックゲート１と逆の
、Ｃｘ、Ｃａが入力されている。

入力端子りは通常（テスト用ではない）のデータが入力
され、セレクタ３とクロックゲート４が形成する閉ルー
プにラッチされる。入力端子りの値を前記の閉ループに
ラッチするためには、まず入力端子５ｔ１１ｅ　Ｃｏｏ
　Ｃ１を干れぞれ、ハイレベル。

ローレベルハイレベルにしなければならない、このとき
、クロックゲート１は導通状態となり、セレクタ３の出
力はクロックゲートｌの反転出力、すなわち入力端子り
の値となり、クロックゲート４はカットオフとなる。こ
の結果、ノード６は入力りの反転極性となる。

次に、５ｆｉｌｌ入力をハイ４レベルにしたまま、Ｇ　
ｏ　。

ＣＬ入力をそれぞれハイレベル、ローレベルにする。こ
のとき、クロックゲート１はカットオフ状態、セレクタ
３の出力はノード６の反転出力、クロックゲート４は導
通状態となる。この結果、ノード６は、入力端子りに加
えられた反転値を保持する。出力端子Ｆには、インバー
タ５を通して。

ノード６の反転値、すなわち端子りに加えられた値が出
力される。

スキャンデータは、ＳＤ、から入力される。

ＳＤｌ、１の値を前記閉ループにラッチするためには。

入力５ｉｎｓ　ｃｏ、　Ｃｔをそれぞれローレベル、ハ
イレベル、ローレベルにしなければならない、このとき
、セレクタ３は５Ｄｉｌｌの反転値を出力し、クロック
ゲート４は導通状態、クロックゲート１はカットオフ状
態となる。この結果ノード６にはＳＤｉ。の値がラッチ
される。出力Ｆの信号レベルは、Ｓ　Ｄ　＊　ｎに加え
られた極性の逆極性となる。

第１図において、通常バスは、入力端子Ｄ、クロックゲ
ート１、ノード６、インバータ５、出力端子Ｆである。

スキャンラッチでないラッチでは、ノード６とクロック
ゲート４がノード６を入力とするインバータで接続され
る。従って、スキャン経路を形成するインバータ２およ
びセレクタ３を付加しても、通常パスには余分な回路遅
延は生じない。

第２図は、本発明の別の一実施例を示す図である第１図
との相違は、セレクタ３の出力にトライステートバッフ
ァ７が付加された点である。

ラッチされているデータをスキャンアウトする場合、Ｓ
　ｏｕｔをハイレベルにすると５Ｄｏｕｔにセレクタ３
の出力値が出力される。５ｏｕｔがローレベルのとき、
５Ｄｏｕｔは高インピーダンス状態である。従って、複
数のスキャンラッチ回路に対し、５Ｄｏｕｔ　を共通パ
スに接続し、一つのスキャンラッチ回路の５ｏｕｔ入力
のみをハイレベルにする使用法もある。

第２図においても、通常バスは、入力端子Ｄ、クロック
ゲート１、ノード６、インバータ５、出力端子Ｆである
。トライステートバッファ７を付加することによって、
通常バスに余分の回路遅延が生じることはない。

第３図は、本発明による別の一実施例を示す図である。

第１図との相違は、セレクタ３にリセット入力端子Ｒか
らの信号が付加された点である。

リセット端子Ｒにハイレベルが加えられると、セレクタ
３の出力はローレベルとなり、Ｃｏ、Ｃ工がそれぞれハ
イレベル、ローレベルのとき、ノード６はハイレベルを
保時する。チップのリセット時には、通常、ＧＯ，Ｃ１
はそれぞれハイレベル、ローレベルに設定される。

第３図においても、通常バスは、入力端子Ｄ、クロック
ゲート１．ノード６、インバータ５、出力端子Ｆである
。リセット信号Ｒを付加することによって、通常バスに
余分の回路遅延が生じることはない。

〔発明の効果〕

本発明によれば、ラッチにスキャンイン／アウトの回路
を付加しても、通常バスに余分の回路遅延が生じること
はない。これによって、クリティカルパス等の遅延時間
に敏感な部分へのスキャンイン／アウトが可能となり、
テスト回路の設計や、テスト方式の作成が容易になる。

【図面の簡単な説明】

第１図、第２図、第３図はそれぞれ本発明の実施例の回
路図である。 １．４・・・クロックゲート、２，５・・・インバータ
、３・・・セレクタ、６・・・ノード、７・・・トライ
ステートバッファ。 第　１１２］ 第２閉

Claims (1)

1. 【特許請求の範囲】 １、データをラッチする回路であつて、データ入力信号
   Ｄを第１のクロックゲートに接続し、前記第１のクロッ
   クゲートをセレクタの第１入力と第２のクロックゲート
   の出力と第１のインバータに接続し、スキャンデータ入
   力を前記セレクタの第４の入力に接続し、入力Ｃ＿０を
   前記第１のクロックゲートの第１の入力と、前記第２の
   クロックゲートの第２の入力に接続し、入力Ｃ＿１を前
   記第１のクロックゲートの第２の入力と前記第２のクロ
   ックゲートの第１の入力に接続し、入力Ｓ＿ｉ＿ｎを前
   記セレクタの第２の入力と第２のインバータの入力に接
   続し、前記第２のインバータの出力を前記セレクタの第
   ３の入力に接続し、前記セレクタの出力を前記第２のク
   ロックゲートの入力に接続するように構成され、前記２
   個のクロックゲートは、その第１、第２入力がそれぞれ
   ハイレベル、ローレベルのとき、クロックゲートがカッ
   トオフ状態となり、逆極性のとき導通状態となる回路で
   あつて、前記セレクタは、第１および第２入力の論理積
   を生成する部分と第３、第４入力の論理積を生成する部
   分と前記２つの論理積のＮＯＲを生成する部分から成る
   スキャンラッチ回路。 ２、セレクタの出力にトライステートバッファを付加し
   た請求項第１項記載のスキャンラッチ回路。 ３、セレクタの入力にリセット信号を付加した請求項第
   １項記載のスキャンラッチ回路。