JPH02205111A - 波形フォーマッタ回路 - Google Patents
波形フォーマッタ回路Info
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- JPH02205111A JPH02205111A JP1025238A JP2523889A JPH02205111A JP H02205111 A JPH02205111 A JP H02205111A JP 1025238 A JP1025238 A JP 1025238A JP 2523889 A JP2523889 A JP 2523889A JP H02205111 A JPH02205111 A JP H02205111A
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- Japan
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- signal
- terminal
- clock
- dff
- clock edge
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はパルス列信号を出力するものであり、そのパル
スの発生周期とパルス幅を設定できる波形フォーマツタ
回路に関する。
スの発生周期とパルス幅を設定できる波形フォーマツタ
回路に関する。
〈従来の技術〉
例えばＬＳＩテスタ等の分野では、ＬＳＩを試験するた
めに、パルスの発生周期とパルス幅が異なるパルス列信
号を必要とする。
めに、パルスの発生周期とパルス幅が異なるパルス列信
号を必要とする。
第４図は従来の波形フォーマツタ回路の構成を示す図、
第３図はこの回路のタイムチャートである。
第３図はこの回路のタイムチャートである。
第４図において、１は基準クロックを発生する基準クロ
ック発生器、２はこの基準クロックを計数するプログラ
ムカウンタ（以下、単にＰＣ２と記す）である、３はＰ
Ｃ２の計数値をアドレス信号として導入するメモリであ
り、後述するパターンデ−タが書込まれたものである６
例えばメモリ３のアドレス＾０１：１、＾Ｄ２ ：０、
ＡＤ３ ： １、Ａ［１４：０が書込まれていると、基
準クロックＣＩ、 Ｃ２，Ｃ３゜Ｃ４１，・・・、が発
生し、ＰＣ２の出力が４０１．＾０２．Ａｔ）３．・・
・と変化すれば、第３図（１）に示すパターンデータが
メモリ３から出力される。ここで１は“ＨＩＧＨ”、０
は”ｔｏｗ”を意味する。
ック発生器、２はこの基準クロックを計数するプログラ
ムカウンタ（以下、単にＰＣ２と記す）である、３はＰ
Ｃ２の計数値をアドレス信号として導入するメモリであ
り、後述するパターンデ−タが書込まれたものである６
例えばメモリ３のアドレス＾０１：１、＾Ｄ２ ：０、
ＡＤ３ ： １、Ａ［１４：０が書込まれていると、基
準クロックＣＩ、 Ｃ２，Ｃ３゜Ｃ４１，・・・、が発
生し、ＰＣ２の出力が４０１．＾０２．Ａｔ）３．・・
・と変化すれば、第３図（１）に示すパターンデータが
メモリ３から出力される。ここで１は“ＨＩＧＨ”、０
は”ｔｏｗ”を意味する。
４はプログラマブル・エツジジェネレータ（以下単にＰ
ＥＧ ４と記す）であり、第３図（３） 、 （４）に
示す２つのクロックエツジ信号１．２を出力するもので
ある。説明を加えるとＰＥＧ ４は、基準クロックを導
入し、この基準クロックの例えば立上がりエツジを基準
時刻として、予めプログラムされたディレィ時間ＴＩ、
Ｔ２（第３図参照）後に、２つのクロックエツジ信号１
．２を出力するものである。
ＥＧ ４と記す）であり、第３図（３） 、 （４）に
示す２つのクロックエツジ信号１．２を出力するもので
ある。説明を加えるとＰＥＧ ４は、基準クロックを導
入し、この基準クロックの例えば立上がりエツジを基準
時刻として、予めプログラムされたディレィ時間ＴＩ、
Ｔ２（第３図参照）後に、２つのクロックエツジ信号１
．２を出力するものである。
６はＲＳフリップフロップ（以下単にＲ８ＦＦ ６と記
す）であり、クロックエツジ信号１をセット端子に、ク
ロックエツジ信号２をリセット端子に導入している。従
って、クロックエツジ信号１が“旧Ｇ）ｌ″になるとそ
の出力Ｑは“ＨＩＧＨ”となり、クロックエツジ信号２
が“ＨＩＧＨ”となるとその出力は“１０−″となる。
す）であり、クロックエツジ信号１をセット端子に、ク
ロックエツジ信号２をリセット端子に導入している。従
って、クロックエツジ信号１が“旧Ｇ）ｌ″になるとそ
の出力Ｑは“ＨＩＧＨ”となり、クロックエツジ信号２
が“ＨＩＧＨ”となるとその出力は“１０−″となる。
即ち、２つのクロックエツジ信号１．２の発生時間差（
’Ｔ２−ＴＩ）のパルス幅を持つ動作クロックを出力す
る（第３図■参照）、なお、Ｒ３ＦＦ ６から出力され
る第３図■の動作クロック信号のパルス幅と、上述した
基準時刻（第３図のＣ１，Ｃ２，・・・）からのディレ
ィ時間とは、ＰＥＧ ４により制御することができる。
’Ｔ２−ＴＩ）のパルス幅を持つ動作クロックを出力す
る（第３図■参照）、なお、Ｒ３ＦＦ ６から出力され
る第３図■の動作クロック信号のパルス幅と、上述した
基準時刻（第３図のＣ１，Ｃ２，・・・）からのディレ
ィ時間とは、ＰＥＧ ４により制御することができる。
ゲート７は、第３図（１）のパターンデータと第３図■
の動作クロックとの論理積を演算しているので、第３図
（９に示す波形が出力される。このような信号のことを
一般にＲＺ傷信号Ｒｅｔｕｒｎ Ｚｅｒｏ ）と言う、
このＲＺ傷信号パターンデータが“・旧ＧＨ”であって
クロックエツジ信号１と２のエツジ期間（即ち動作クロ
ックのパルス幅）だけ“ＨＩＧＨ″レベルになる信号の
ことである。ＲＺ傷信号第３図（１）のパターンデータ
と動作クロックの形態を変化させることにより種々のフ
ォーマットにすることができる。
の動作クロックとの論理積を演算しているので、第３図
（９に示す波形が出力される。このような信号のことを
一般にＲＺ傷信号Ｒｅｔｕｒｎ Ｚｅｒｏ ）と言う、
このＲＺ傷信号パターンデータが“・旧ＧＨ”であって
クロックエツジ信号１と２のエツジ期間（即ち動作クロ
ックのパルス幅）だけ“ＨＩＧＨ″レベルになる信号の
ことである。ＲＺ傷信号第３図（１）のパターンデータ
と動作クロックの形態を変化させることにより種々のフ
ォーマットにすることができる。
８はＤ形フリップフロップ（以下単にＤＦＦ ８と記す
）であり、Ｒ５ＦＦ ６のＱ端子から出力される動作ク
ロックのエツジ（第４図の場合は立上がりエツジ）で動
作し、このエツジが発生した際のＤ端子の状態（第３図
のパターンデータ）をＱ端子に出力する。従ってＤＦＦ
８のＱ端子からは第３図（６）に示す波形が得られる
。このような信号のことを一般にＮＲＺ信号（Ｗｏｎ
Ｒｅｔｕｒｎ ２ｅｒｏ ）と言う、 ＮＲ２１号は動
作クロックの立上がりエツジ時におけるパターンデータ
の“ＨＩＧＨ”又は” ｔｏｔ＋″に変化する信号であ
る。 ＮＲＺ信号もＲＺ傷信号同様に第３図（１）めパ
ターンデータと動作クロックの形態を変化させることに
より種々のフォーマットにすることができる。
）であり、Ｒ５ＦＦ ６のＱ端子から出力される動作ク
ロックのエツジ（第４図の場合は立上がりエツジ）で動
作し、このエツジが発生した際のＤ端子の状態（第３図
のパターンデータ）をＱ端子に出力する。従ってＤＦＦ
８のＱ端子からは第３図（６）に示す波形が得られる
。このような信号のことを一般にＮＲＺ信号（Ｗｏｎ
Ｒｅｔｕｒｎ ２ｅｒｏ ）と言う、 ＮＲ２１号は動
作クロックの立上がりエツジ時におけるパターンデータ
の“ＨＩＧＨ”又は” ｔｏｔ＋″に変化する信号であ
る。 ＮＲＺ信号もＲＺ傷信号同様に第３図（１）めパ
ターンデータと動作クロックの形態を変化させることに
より種々のフォーマットにすることができる。
以上のように第４図の回路は、ゲート７から第３図（５
）に示すＲＺ傷信号、口ＦＦ ８から第３図（６）に示
すＮＲＺ信号を出力することができる。このＲ７信号と
ＮＲ？信号はどちらもメモリ３に書込むパターンデータ
□とＰＥＧ Ｊからのクロックエツジ信号１．２により
そのフォーマットを□設定することができる。
）に示すＲＺ傷信号、口ＦＦ ８から第３図（６）に示
すＮＲＺ信号を出力することができる。このＲ７信号と
ＮＲ？信号はどちらもメモリ３に書込むパターンデータ
□とＰＥＧ Ｊからのクロックエツジ信号１．２により
そのフォーマットを□設定することができる。
ここでＲＺ傷信号ＨＲＺ信号を構成する回路は興なるた
め、基準時刻に対してＲＺ傷信号ＮＲＺ信号のディレィ
時間も異なってくる。説明を加える七ＲＺ信号は、パタ
ーンデータと動作クロックを導入したゲート７を介して
得られるが、ＮＲＺ信号は、ＤＦＦ８を介して得られる
。ＯｆＦ Ｂは、複数個のゲート素子から構成されるの
でこの［１，ＦＦ ８を通過するＮＲシ信号はゲート７
を１個通過するＲ２信号より遅れが大きい、そこで、こ
の遅れ時間差を吸収するため、ゲート７とＤＦＦ ８の
出力端に遅延素子９．１０を設はタイミング調整をして
いる。
め、基準時刻に対してＲＺ傷信号ＮＲＺ信号のディレィ
時間も異なってくる。説明を加える七ＲＺ信号は、パタ
ーンデータと動作クロックを導入したゲート７を介して
得られるが、ＮＲＺ信号は、ＤＦＦ８を介して得られる
。ＯｆＦ Ｂは、複数個のゲート素子から構成されるの
でこの［１，ＦＦ ８を通過するＮＲシ信号はゲート７
を１個通過するＲ２信号より遅れが大きい、そこで、こ
の遅れ時間差を吸収するため、ゲート７とＤＦＦ ８の
出力端に遅延素子９．１０を設はタイミング調整をして
いる。
そして遅延素子９．１０のから出力されるタイミングの
調整されたＲＺ傷信号、ＮＲＺ信号をセレクタ１１で選
択し出力として取出している。セレクタ１１でどちらの
信号を選択するかの制御信号ＲＺ／ＮＲＺは、図示しな
いコントローラから加゛えちれる。
調整されたＲＺ傷信号、ＮＲＺ信号をセレクタ１１で選
択し出力として取出している。セレクタ１１でどちらの
信号を選択するかの制御信号ＲＺ／ＮＲＺは、図示しな
いコントローラから加゛えちれる。
〈発明が解決しようと°する課題〉
以上のような従来の回路は２つの・問題がある・。
■ 遅延素子７．１０を通過するＲＺ傷信号ＮＲ２信号
のパルス波形は波形歪みを起こし、立上がり時間と立下
がり時間が同一にならず、その結果パルス幅が変ってし
まう、即ち、設定値通りのパルス幅を得ることができな
い問題がある。
のパルス波形は波形歪みを起こし、立上がり時間と立下
がり時間が同一にならず、その結果パルス幅が変ってし
まう、即ち、設定値通りのパルス幅を得ることができな
い問題がある。
説明を加える。ゲート７とＤＦＦ ｇの出力段は、第６
図に示すように２つのトランジスタを有している。一方
のトランジスタは電流１１の供給用であり、他方はｔ流
１２の吸引用である６通常この電流１１．１２は値が異
なるため、第７図（１）のようなパルス信号をコイルと
コンデンサで構成された遅延素子９．１０に加えると、
この遅延素子９゜１０を通過する信号は、第７図（２）
のように立上がりの傾斜ａと立下がりの傾斜すが異なる
ため、パルス幅が変化してしまうのである。
図に示すように２つのトランジスタを有している。一方
のトランジスタは電流１１の供給用であり、他方はｔ流
１２の吸引用である６通常この電流１１．１２は値が異
なるため、第７図（１）のようなパルス信号をコイルと
コンデンサで構成された遅延素子９．１０に加えると、
この遅延素子９゜１０を通過する信号は、第７図（２）
のように立上がりの傾斜ａと立下がりの傾斜すが異なる
ため、パルス幅が変化してしまうのである。
■ 第４図の回路はパルス幅の狭いＲＺ信号、 ＮＲＺ
信号を作り出す上で第５図で説明するような制限を受け
る。 ＲＺ信号、 ＮＲＺ信号の最小パルス幅は、動作
クロックの最小パルス幅で決定される（第３図のＣ）と
（５）より明らか）、第５図はＲ８ＦＦ ６にて動作ク
ロックが作り出される動作を説明する図である。
信号を作り出す上で第５図で説明するような制限を受け
る。 ＲＺ信号、 ＮＲＺ信号の最小パルス幅は、動作
クロックの最小パルス幅で決定される（第３図のＣ）と
（５）より明らか）、第５図はＲ８ＦＦ ６にて動作ク
ロックが作り出される動作を説明する図である。
Ｒ３ＦＦ ６ （ＲＳＳプリラグフロップは、セット端
子及びリセット端子に加えられた信号のレベルで動作す
る。即ち、ＲＳフリップフロップはセット端子。
子及びリセット端子に加えられた信号のレベルで動作す
る。即ち、ＲＳフリップフロップはセット端子。
リセット端子に加えられた信号が′、極めて狭′いパル
ス幅信号であると動作できない、そこで、市販されてい
るＲＳフリップフロップは、動作することができる最小
の入カバルス幅を規格化し明記している。
ス幅信号であると動作できない、そこで、市販されてい
るＲＳフリップフロップは、動作することができる最小
の入カバルス幅を規格化し明記している。
また、ＲＳフリップフロップをセット動作からリセット
動作又はその逆に切替えるためには、セット端子とリセ
ット端子に加える信号にある時間間隔を持たせないと動
作しない、この最小時間間隔も市販のＲＳフリップフロ
ップでは明記されている。
動作又はその逆に切替えるためには、セット端子とリセ
ット端子に加える信号にある時間間隔を持たせないと動
作しない、この最小時間間隔も市販のＲＳフリップフロ
ップでは明記されている。
第５図において示したαは、この最小の時間間隔である
。
。
第５図から明らかなように、Ｒ５ＦＦ ６で得られる動
作クロックの最小パルス幅Ｗａｉｕ＝Ｅ＋αであり、Ｒ
Ｓフリップ７０ッグの性能により制限を受ける。
作クロックの最小パルス幅Ｗａｉｕ＝Ｅ＋αであり、Ｒ
Ｓフリップ７０ッグの性能により制限を受ける。
本発明の目的は、パルス幅変動を防ぎ、出力最小パルス
幅をより狭くできる波形フォーマツタ回路を提供するこ
とである。
幅をより狭くできる波形フォーマツタ回路を提供するこ
とである。
〈課題を解決するための手段〉
本発明は、上記課題を解決するなめに
“ＨＩＧＨ”と“ＬＯ１４”の任意の組合せからなるパ
ターンデータを基準クロックの周期で発生する手段（３
）と、 基準クロックのエツジから任意のディレィ時間で発生す
る第１と第２のクロックエツジ信号を出力する手段（４
）と、 前記パターンデータをＤ端子に入力し第１のクロックエ
ツジ信号を第１の遅延素子（２１）を介してクロック端
子に導入する第１のＤ形フリップフロップ（以下、単に
ＤＦＦと記す）と、 一方の端子に第２の遅延素子（２２）を介して第２のク
ロックエツジ信号を導入し、他方の端子にこのゲートの
開閉を制御する制御信号（Ｒ，？／ＮＲＺ ）を導入す
るゲートと、 Ｄ端子が“ＨＩＧＨ”に接続され、クロック端子に前記
ゲートの出力を導入し、Ｑ端子を第１のＤＦＦのリセッ
ト端子に接続し、自らのリセット端子を第１のＤＦＦの
Ｑ端子に接続した第２のＤＦＦと、からなる手段を講じ
たものである。
ターンデータを基準クロックの周期で発生する手段（３
）と、 基準クロックのエツジから任意のディレィ時間で発生す
る第１と第２のクロックエツジ信号を出力する手段（４
）と、 前記パターンデータをＤ端子に入力し第１のクロックエ
ツジ信号を第１の遅延素子（２１）を介してクロック端
子に導入する第１のＤ形フリップフロップ（以下、単に
ＤＦＦと記す）と、 一方の端子に第２の遅延素子（２２）を介して第２のク
ロックエツジ信号を導入し、他方の端子にこのゲートの
開閉を制御する制御信号（Ｒ，？／ＮＲＺ ）を導入す
るゲートと、 Ｄ端子が“ＨＩＧＨ”に接続され、クロック端子に前記
ゲートの出力を導入し、Ｑ端子を第１のＤＦＦのリセッ
ト端子に接続し、自らのリセット端子を第１のＤＦＦの
Ｑ端子に接続した第２のＤＦＦと、からなる手段を講じ
たものである。
く作用〉
本発明では第４図で説明した動作クロックを作成せず、
直接筒１のクロックエツジ信号でパルスの立上がりを生
成し、第２のクロックエツジ信号でパルスの立下がりを
生成している。従ってＲＳフリップフロップの動作最小
パルス幅（第５図のＥ＋α）に左右されないので従来よ
り短いパルス幅の信号を得ることができる。
直接筒１のクロックエツジ信号でパルスの立上がりを生
成し、第２のクロックエツジ信号でパルスの立下がりを
生成している。従ってＲＳフリップフロップの動作最小
パルス幅（第５図のＥ＋α）に左右されないので従来よ
り短いパルス幅の信号を得ることができる。
またクロックエツジ信号を遅延素子で調整しており、し
かもこのタイミング調整したクロックエツジ信号（これ
はパルス幅が変化してもよい）をエツジ動作するＤ形フ
リップフロップのクロック端子に加えているので、パル
ス幅が変動することはない、即ち、タイミング調整した
クロックエツジ信号の一方のエツジ（例えば立上がりエ
ツジ）のみに同期して動作するのでパルス幅は変動しな
〈実施例〉 以下、図面を用いて本発明の詳細な説明する。
かもこのタイミング調整したクロックエツジ信号（これ
はパルス幅が変化してもよい）をエツジ動作するＤ形フ
リップフロップのクロック端子に加えているので、パル
ス幅が変動することはない、即ち、タイミング調整した
クロックエツジ信号の一方のエツジ（例えば立上がりエ
ツジ）のみに同期して動作するのでパルス幅は変動しな
〈実施例〉 以下、図面を用いて本発明の詳細な説明する。
第１図は本発明に係る波形フォーマツタ回路の一実施例
を示す図、第２図は第１図回路のタイムチャートである
。
を示す図、第２図は第１図回路のタイムチャートである
。
第１図において、構成素子番号１〜４は第４図で説明し
たものと同様であるためこれら動作説明を省略する。な
お、構成素子番号１〜４の部分については、第１図の構
成に限定するものでなく要するに、 “ＨＩＧＨ”と
’ｔｏ＋４”の任意の組合せからなるパターンデータを
基準クロックの周期で発生する手段と、 基準クロック
のエツジから任意のディレィ時間で発生する第１と第２
のクロックエツジ信号を出力する手段と、を備えていれ
ばよい。
たものと同様であるためこれら動作説明を省略する。な
お、構成素子番号１〜４の部分については、第１図の構
成に限定するものでなく要するに、 “ＨＩＧＨ”と
’ｔｏ＋４”の任意の組合せからなるパターンデータを
基準クロックの周期で発生する手段と、 基準クロック
のエツジから任意のディレィ時間で発生する第１と第２
のクロックエツジ信号を出力する手段と、を備えていれ
ばよい。
２１と２２は遅延素子であり、例えばインダクタンスと
コンデンサとから構成されるものである。遅延素子２１
はＰＥＧ ４から出力されるクロックエツジ信号１を遅
延させ、遅延素子２２はクロックエツジ信号２を遅延さ
せる。
コンデンサとから構成されるものである。遅延素子２１
はＰＥＧ ４から出力されるクロックエツジ信号１を遅
延させ、遅延素子２２はクロックエツジ信号２を遅延さ
せる。
２３は第１のＤＦＦであり、メモリ３からパターンデー
タをＤ端子に入力し、クロックエツジ信号１を遅延素子
２１を介してクロック端子に導入する。
タをＤ端子に入力し、クロックエツジ信号１を遅延素子
２１を介してクロック端子に導入する。
このＱ端子から目的とするフォーマットを持ったパルス
列信号が得られる。
列信号が得られる。
２４はゲートであり、例えば論理積演算を行う。
このゲート２４は、一方の端子に遅延素子２２を介して
クロックエツジ信号２を導入し、他方の端子にこのゲー
トの開閉を制御する制御信号（ＲＺ／ＮＲＺ ）を導入
する。この制御信号は、第４図のセレクタに加えられる
信号と同様なものであり、図示しないコントローラから
加えられる。
クロックエツジ信号２を導入し、他方の端子にこのゲー
トの開閉を制御する制御信号（ＲＺ／ＮＲＺ ）を導入
する。この制御信号は、第４図のセレクタに加えられる
信号と同様なものであり、図示しないコントローラから
加えられる。
２５は第２のＤＦＦであり、Ｄ端子が“ＨＩＧＨ”に接
続され、クロック端子にゲート２４の出力を導入し、Ｑ
端子を第１のＤＦＦ ２３のリセット端子に接続し、自
らのリセット端子を第１のＤＦＦ ２４のＱ＠子に接続
している。
続され、クロック端子にゲート２４の出力を導入し、Ｑ
端子を第１のＤＦＦ ２３のリセット端子に接続し、自
らのリセット端子を第１のＤＦＦ ２４のＱ＠子に接続
している。
以上のように構成された第１図回路の動作を第２図を参
照しながら説明する。
照しながら説明する。
（Ａ） ＮＲＺ信号を出力する動作
ＮＲ２信号は、記述のようにクロックエツジ信号１（第
４図では動作クロック）の立上がりエツジ時におけるパ
ターンデータの“ＨＩＧＨ”又は“［０賛”に変化する
信号である。この場合、ゲート２４に加える制御信号Ｒ
Ｚ／ＮＲＺを“［Ｏ１２”としてこのゲート２４を閉じ
（ゲート２４の出力を“ｔｏＩＡ”にロック）、遅延素
子２２から来るタイミング調整されたクロックエツジ信
号２を通過させない。
４図では動作クロック）の立上がりエツジ時におけるパ
ターンデータの“ＨＩＧＨ”又は“［０賛”に変化する
信号である。この場合、ゲート２４に加える制御信号Ｒ
Ｚ／ＮＲＺを“［Ｏ１２”としてこのゲート２４を閉じ
（ゲート２４の出力を“ｔｏＩＡ”にロック）、遅延素
子２２から来るタイミング調整されたクロックエツジ信
号２を通過させない。
従ってＤＦＦ ２５は動作せず、ＤＦＦ ２３のみがメ
モリ３から加えられるパターンデータ（第２図（１）参
照）と遅延素子２１を介して加えられるクロ゛ツクエツ
ジ信号１（第２図■参照）により動作する。 ＤＦＦ
２３はクロック端子に加えられたクロックエツジ信号１
の一立上がりエツジ時におけるＤ端子に加えられたパタ
ーンデータを出力するから、ＤＦＦ ２３のＱ端子から
は第２図（５）に示すＮＲＺ信号が得られる。
モリ３から加えられるパターンデータ（第２図（１）参
照）と遅延素子２１を介して加えられるクロ゛ツクエツ
ジ信号１（第２図■参照）により動作する。 ＤＦＦ
２３はクロック端子に加えられたクロックエツジ信号１
の一立上がりエツジ時におけるＤ端子に加えられたパタ
ーンデータを出力するから、ＤＦＦ ２３のＱ端子から
は第２図（５）に示すＮＲＺ信号が得られる。
ここでＰＥＧ Ｊから出力されるクロックエツジ信号１
は遅延素子２１を経由しているので、遅延素子２１を通
過したパルス幅は、第６図、第一７図で説明したと同様
な理由でＰＥＧ ４の出力信号のパルス幅と興なる。し
かし第１図の回路で得られるＮＲＺ信号のパルス＠ｔ１
（第２図（５）参照）は、設計値通りである。この場合
の設計（ＰＥＧ４の設定）は、クロックエツジ信号１の
立上がり時刻のみ規定すればよく、その周期ｔ１がＮＲ
Ｚ信号のパルス幅であり遅延素子２１の影響を受けない
、その理由はクロックエツジ信号１のパルス幅でこのＮ
Ｒ２信号のパルス幅が決定されるのでなく、クロックエ
ツジ信号１の一方のエツジ（′第２図では立上がりエツ
ジ）に同期してＤＦＦ ２３が変化しているから゛であ
る。即ち、立上がりエツジのみに着目すれば、常に遅延
素子２１における遅延量だけ等しく遅延しているからで
ある。なお、遅延素子２１に゛より◎「Ｆ２３へ加える
クロックエツジ信号１のタイミングを調整できるので、
ＮＲＺ信号の立上がり及び立下がりタイミングをこの遅
延素子２１゛により調整できる。
は遅延素子２１を経由しているので、遅延素子２１を通
過したパルス幅は、第６図、第一７図で説明したと同様
な理由でＰＥＧ ４の出力信号のパルス幅と興なる。し
かし第１図の回路で得られるＮＲＺ信号のパルス＠ｔ１
（第２図（５）参照）は、設計値通りである。この場合
の設計（ＰＥＧ４の設定）は、クロックエツジ信号１の
立上がり時刻のみ規定すればよく、その周期ｔ１がＮＲ
Ｚ信号のパルス幅であり遅延素子２１の影響を受けない
、その理由はクロックエツジ信号１のパルス幅でこのＮ
Ｒ２信号のパルス幅が決定されるのでなく、クロックエ
ツジ信号１の一方のエツジ（′第２図では立上がりエツ
ジ）に同期してＤＦＦ ２３が変化しているから゛であ
る。即ち、立上がりエツジのみに着目すれば、常に遅延
素子２１における遅延量だけ等しく遅延しているからで
ある。なお、遅延素子２１に゛より◎「Ｆ２３へ加える
クロックエツジ信号１のタイミングを調整できるので、
ＮＲＺ信号の立上がり及び立下がりタイミングをこの遅
延素子２１゛により調整できる。
（Ｂ） ＲＺ倍信号出力する動作
ＲＺ倍信号、記述のようにパターンデータが“ＨＩＧＨ
”であってクロックエツジ信号１と２のエツジ期間だけ
“旧Ｇｔｌ”レベルになる信号のことである。
”であってクロックエツジ信号１と２のエツジ期間だけ
“旧Ｇｔｌ”レベルになる信号のことである。
この信号を出力する場合は、ゲート２４に加える制御信
号ＲＺ／ＮＲＺを“ＨＩＧＨ”にしてゲート２４を開と
する。即ち、遅延素子２２を介してＰＥＧ ４のクロッ
クエツジ信号２がゲート２４を通過し、ＤＦＦ ２５の
クロック端子に加えられるようになっている。
号ＲＺ／ＮＲＺを“ＨＩＧＨ”にしてゲート２４を開と
する。即ち、遅延素子２２を介してＰＥＧ ４のクロッ
クエツジ信号２がゲート２４を通過し、ＤＦＦ ２５の
クロック端子に加えられるようになっている。
まず第２図（２）のようにクロックエツジ信号１が立上
がると、パターンデータは第２図（１）のように“ＨＩ
ＧＨ”であるため、ＤＦＦ ２３のＱ端子は第２図（６
）のように“ＨＩＧＨ″となる。
がると、パターンデータは第２図（１）のように“ＨＩ
ＧＨ”であるため、ＤＦＦ ２３のＱ端子は第２図（６
）のように“ＨＩＧＨ″となる。
次にクロックエツジ信号２が立上がるとく第２図（３）
参照）、この“ＨＩＧＨ″レベルはゲート２４を介して
ＤＦＦ ２５のクロック端子に加えられる。 ＤＦＦ
２５はＤ端子が“ＨＩＧＨ”であるためＱ出力を“ＨＩ
ＧＨ”とする（第２図（４）参照）、このＱ出力はＤＦ
Ｆ ２３のリセット端子に加えられるので、ＤＦＦ ２
３のＱ出力は“［０−”となる（第２図（６）参照）。
参照）、この“ＨＩＧＨ″レベルはゲート２４を介して
ＤＦＦ ２５のクロック端子に加えられる。 ＤＦＦ
２５はＤ端子が“ＨＩＧＨ”であるためＱ出力を“ＨＩ
ＧＨ”とする（第２図（４）参照）、このＱ出力はＤＦ
Ｆ ２３のリセット端子に加えられるので、ＤＦＦ ２
３のＱ出力は“［０−”となる（第２図（６）参照）。
従ってＤＦＦ ２３のＱ出力は“ＨＩＧＨ″となり、こ
の“ＨＩＧＨ”がＤＦＦ ２５のリセット端子に加えら
れるので、ＤＦＦ ２５のＱ出力は“［０−”となって
次の信号の入力に備える（第２図（４）参照）。
の“ＨＩＧＨ”がＤＦＦ ２５のリセット端子に加えら
れるので、ＤＦＦ ２５のＱ出力は“［０−”となって
次の信号の入力に備える（第２図（４）参照）。
以上の動作により第２図（６）に示すパルス幅ｔ２のＲ
１信号が得られる。要約すると、ＲＺ倍信号立上がりは
ＤＦＦ ２３に加えられるクロックエツジ信号１の立上
がりエツジで動作し、立下がりはクロックエツジ信号２
の立上がりエツジで動作するＤＦＦ ２５で実現するよ
うにしている。
１信号が得られる。要約すると、ＲＺ倍信号立上がりは
ＤＦＦ ２３に加えられるクロックエツジ信号１の立上
がりエツジで動作し、立下がりはクロックエツジ信号２
の立上がりエツジで動作するＤＦＦ ２５で実現するよ
うにしている。
ここで第１図の回路で得られるＲＺ倍信号第２図（６）
）と、クロックエツジ信号１，２（第２図（２）。
）と、クロックエツジ信号１，２（第２図（２）。
（３））と、口ＦＦ ２５のＱ出力（第２図（４））と
の時間関係を説明する。
の時間関係を説明する。
クロックエツジ信号１が立上がってからＲＺ倍信号立上
がるまでの時間はＴＰｏである。’ｒｐ ｏはフリップ
フロップ１段を通過する伝播遅延時間であり、通常１０
Ｓ〜２ ｎｓ程である。この場合クロックエツジ信号１
はＤＦＦ ２３のクロック端子に加えられているのでエ
ツジ動作によりＤＦＦ ２３は動いている。
がるまでの時間はＴＰｏである。’ｒｐ ｏはフリップ
フロップ１段を通過する伝播遅延時間であり、通常１０
Ｓ〜２ ｎｓ程である。この場合クロックエツジ信号１
はＤＦＦ ２３のクロック端子に加えられているのでエ
ツジ動作によりＤＦＦ ２３は動いている。
次にクロックエツジ信号２が立上がってからＤＦＦ ２
５のＱ出力が立上がるまでの時間もＴＰｏである。゛そ
してＤＦＦ ２５のＱ出力の立上がりからＤＦＦ ２３
のＱ出力が立下がる（ＲＺ倍信号立下がる）までの時間
もＴＰｏである。この際のＤＦＦ ２３の動作は、リセ
ット端子に加えられた信号によるのでレベル動作である
が、ＤＦＦ ２３が前にレベル動作したのはクロックエ
ツジ信号２の前の立上がりエツジ時であるため、時間が
経過しているのでリセット端子に０ＦＦＩ２５の信号が
加えられてから時間ＴＰｏ後に０ＦＦ２３は動作する（
立下がる）ことができる。
５のＱ出力が立上がるまでの時間もＴＰｏである。゛そ
してＤＦＦ ２５のＱ出力の立上がりからＤＦＦ ２３
のＱ出力が立下がる（ＲＺ倍信号立下がる）までの時間
もＴＰｏである。この際のＤＦＦ ２３の動作は、リセ
ット端子に加えられた信号によるのでレベル動作である
が、ＤＦＦ ２３が前にレベル動作したのはクロックエ
ツジ信号２の前の立上がりエツジ時であるため、時間が
経過しているのでリセット端子に０ＦＦＩ２５の信号が
加えられてから時間ＴＰｏ後に０ＦＦ２３は動作する（
立下がる）ことができる。
以上のように第１図回路ではクロックエツジ信号１．２
の立上がりエツジのみでＲＺ倍信号パルス幅を決定でき
るので、双方の“ＨＩＧＨ”期間が重なる程２つのクロ
ックエツジ信号１．２を近接することができる。従って
第４図の従来例よりパルス幅の狭い信号を得ることがで
きる。
の立上がりエツジのみでＲＺ倍信号パルス幅を決定でき
るので、双方の“ＨＩＧＨ”期間が重なる程２つのクロ
ックエツジ信号１．２を近接することができる。従って
第４図の従来例よりパルス幅の狭い信号を得ることがで
きる。
なお、Ｒ１＠号のパルス幅が遅延素子２１．２２の影響
されず、設定通りである理由はＮＩＩＺ信号の所で説明
したので省略する。
されず、設定通りである理由はＮＩＩＺ信号の所で説明
したので省略する。
く本発明の効果〉
以上述べたように本発明によれば、次の効果が得られる
。
。
■ フォーマット出力部であるＤＦＦ ２３の出力段に
タイミング調整用の遅延素子が入らないため、出力であ
るＲＺ倍信号 ＮＲＺ信号のパルス幅は設定値通りの値
が確保される。
タイミング調整用の遅延素子が入らないため、出力であ
るＲＺ倍信号 ＮＲＺ信号のパルス幅は設定値通りの値
が確保される。
■ 従来はクロックエツジ信号のパルス幅がＲ７信号の
最小パルス幅ｗｔｉ、を決定していたため、非常に狭い
パルス幅のクロックエツジ信号にせざるを得なかった。
最小パルス幅ｗｔｉ、を決定していたため、非常に狭い
パルス幅のクロックエツジ信号にせざるを得なかった。
ここでパルスの細い信号は、遅延素子の帯域が不十分で
あると遅延素子を通過できない問題がある。しかし、本
発明は２つのクロックエツジ信号の立上がりエツジの時
間差でＲＺ倍信号パルス幅を決定できるので、クロック
エツジ信号のパルス幅を広くすることができる。即ち、
クロックエツジ信号としてデユーティ ５０％の信号を
使用することができる。その結果、タイミング調整用の
遅延素子は高価な広帯域のものを必要としない。
あると遅延素子を通過できない問題がある。しかし、本
発明は２つのクロックエツジ信号の立上がりエツジの時
間差でＲＺ倍信号パルス幅を決定できるので、クロック
エツジ信号のパルス幅を広くすることができる。即ち、
クロックエツジ信号としてデユーティ ５０％の信号を
使用することができる。その結果、タイミング調整用の
遅延素子は高価な広帯域のものを必要としない。
■ 本発明で得られる最小のパルス幅は、クロックエツ
ジ信号のパルス幅に依存しないので従来例より狭いパル
ス幅の信号を得ることができる。
ジ信号のパルス幅に依存しないので従来例より狭いパル
ス幅の信号を得ることができる。
第１図は本発明に係る波形フォーマツタ回路の一実施例
を示す図、第２図は第１図回路のタイムチャート、第３
図は第４図回路のタイムチャート、第４図は従来例を示
す図、餉５図〜第７図は従来例を説明するための図であ
る。 ３・・・メ毫り、４・・・ＰＥＧ 、２１．２２・・・
遅延素子、２３゜２５・・・ＤＦＦ 、 ２４・・・ゲ
ート。 ＋−〜 １１！
を示す図、第２図は第１図回路のタイムチャート、第３
図は第４図回路のタイムチャート、第４図は従来例を示
す図、餉５図〜第７図は従来例を説明するための図であ
る。 ３・・・メ毫り、４・・・ＰＥＧ 、２１．２２・・・
遅延素子、２３゜２５・・・ＤＦＦ 、 ２４・・・ゲ
ート。 ＋−〜 １１！
Claims (1)
- 【特許請求の範囲】 “ＨＩＧＨ”と“ＬＯＷ”の任意の組合せからなるパタ
ーンデータを基準クロックの周期で発生する手段（３）
と、 基準クロックのエッジから任意のディレイ時間で発生す
る第１と第２のクロックエッジ信号を出力する手段（４
）と、 前記パターンデータをＤ端子に入力し第１のクロックエ
ッジ信号を第１の遅延素子（２１）を介してクロック端
子に導入する第１のＤ形フリップフロップ（以下、単に
ＤＦＦと記す）と、 一方の端子に第２の遅延素子（２２）を介して第２のク
ロックエッジ信号を導入し、他方の端子にこのゲートの
開閉を制御する制御信号（ＲＺ／＠ＮＲＺ＠）を導入す
るゲートと、 Ｄ端子が“ＨＩＧＨ”に接続され、クロック端子に前記
ゲートの出力を導入し、Ｑ端子を第１のＤＦＦのリセッ
ト端子に接続し、自らのリセット端子を第１のＤＦＦの
＠Ｑ＠端子に接続した第２のＤＦＦと、を備えた波形フ
ォーマッタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025238A JPH02205111A (ja) | 1989-02-03 | 1989-02-03 | 波形フォーマッタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025238A JPH02205111A (ja) | 1989-02-03 | 1989-02-03 | 波形フォーマッタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205111A true JPH02205111A (ja) | 1990-08-15 |
Family
ID=12160407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025238A Pending JPH02205111A (ja) | 1989-02-03 | 1989-02-03 | 波形フォーマッタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012127852A (ja) * | 2010-12-16 | 2012-07-05 | Elpida Memory Inc | 半導体装置 |
-
1989
- 1989-02-03 JP JP1025238A patent/JPH02205111A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012127852A (ja) * | 2010-12-16 | 2012-07-05 | Elpida Memory Inc | 半導体装置 |
| US9183949B2 (en) | 2010-12-16 | 2015-11-10 | Ps4 Luxco S.A.R.L. | Semiconductor device |
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