JPH03186776A

JPH03186776A - 波形フォーマッタ回路

Info

Publication number: JPH03186776A
Application number: JP1325579A
Authority: JP
Inventors: Akio Sugimura; 杉村　明男
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1989-12-15
Filing date: 1989-12-15
Publication date: 1991-08-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、例えばＬＳＩテスタなどの分野でＬＳＩ試験
に必要なパルス列信号を提供するものであり、そのパル
スの発生周期とパルス幅を設定できる波形フォーマツタ
回路に関するものである。

〈従来の技術〉第３図は従来の波形フォーマツタ回路の回路構成図、第
４図はこの回路のタイムチャートである。

図において、１は基準クロックを発生する基準クロック
発生器、２はこの基準クロックを計数するプログラムカ
ウンタ（以下、単にＰＣと記す）である、３はＰＣ２の
計数値をアドレス信号として導入するメモリであり、パ
ターンデータが書かれたものである０例えばメモリ３の
アドレスＡＤ１．ＡＤ２、ＡＤ３．ＡＤ４・・・に、　
１’　、”　Ｏ”　、　　１″、”　Ｏ”・・・か書き
込まれていると、基準クロックＣ１，Ｃ２，Ｃ３、Ｃ４
・・・か発生し、ＰＣ，２の出力が”１″、′０′１”
Ｏ”・・・と変化すれば、第４図（１）に示すパターン
データがメモリ３から出力される。ここで１″は”　Ｈ
ＩＧＨ”　　０″は”　１０１４″を意味する。

４はプログラマブルエツジジェネレータ〈以下、単にＰ
ＥＧと記す）であり、第４図（３）、（４）に示す２つ
のクロックエツジ信号を出力するものである。

このＰＥＧ　　４は、基準クロックＣ１，Ｃ２，Ｃ３，
・・・の例えは立ち上がりを基準時刻として、あらかじ
めプログラムされたディレィ時間Ｔ１．Ｔ２の後に、２
つのクロックエツジ信号１゜２を出力するものである。

５はＲＳフリップフロップ（以下、単にＲ３ＦＦと記す
）であり、クロックエツジ信号１をセット端子に、クロ
ックエツジ信号２をリセット端子にそれぞれ印加してい
る。このＲ８ＦＦ　　５はセット端子に”１１１０Ｈ”
が入力されたときにＱ端子からＨＩＧＨ’が出力され、
リセット端子に°ＨＩＧＨ”が入力されたときは、Ｑ端
子から”ＬＯＷ”が出力される性質を持っている。従っ
て、第４図（３）、　（４）に示すクロックエツジ信号
１．２の立ち上がり時間の差（Ｔ２−１１）のパルス幅
を持った動作クロック（第４図（２）参照）をＱ端子か
ら出力する。ここで、基準クロックＣ１，Ｃ２，Ｃ３・
・・からのディレィ時間ＴＩ、Ｔ２はＰ［Ｇ　４で制御
することができる。

６はメモリ３からのパターンデータと、Ｒ５ＦＦ５の出
力を入力とする＾ＮＤゲートで、第４図（１）のパター
ンデータと、第４図（２）の動作クロックの論理積を出
力する。このような信号を一般にＲＺ倍信号Ｒｅｔｕｒ
ｎ　Ｚｅｒｏ）といい、パターンデータが７１１１０Ｈ
”のとき動作クロックのパルス幅だけ”　ＨＩＧＨ”レ
ベルになる信号である。

７はＤ形のフリップフロッグ（以下、単にＤＦＦと記す
）で、Ｄ端子にメモリ３からのパターンデータが入力さ
れ、Ｒ３ＦＦ　　５の端子の出力をクロック端子に導入
している。このとき、ＤＦＦ　　７はＲ８ＦＦ　　５の
Ｑ端子から出力される動作クロックのエツジで動作し、
このエツジが発生した際のＤ端子の状態をＱ端子に出力
する（第４図（６）参照）。

このような信号を一般にＮＲＺ信号（Ｍａｎ　Ｒｅｔｕ
ｒｎ２ｅｒｏ）という、　ＮＲＺ信号は動作クロックの
立ち上がりエツジ時におけるパターンデータの”ＨＩＧ
Ｈ”または１０−′に変化する信号である。このＮＲＺ
信号も第４図（１）のパターンデータと動作クロックσ
）形態を変化させることにより種々のフォーマットにす
ることができる。

このとき、ＡＮＤゲート６からＲ７信号が、０ＦＦ７か
らＮＲ７信号が出力されるが、ＤＦＦ　　７は内部に複
数のゲートを有しているので、ゲート６より出力信号の
遅延時間が大きい。ここで、遅延素子８１．８２により
信号のタイミングを調整している。

９はセレクタで、制御信号（ＲＺ√ＮＲＺ）によりＲＺ
倍信号ＩＩＲＺ信号のどちらかを選択して出力するもの
である。

このような波形フォーマツタ回路を用いて波形フォーマ
ツタを行う場合、次のような問題があつた、〈詳述は特
願平０１−０２５２３８号に明記）■　遅延素子８１．
８２を通過するＲＺ傷信号ＮＲ１信号のパルス波形は波
形歪みを起こし、立ち上がり時間と立ち下がり時間が同
一にならず・、パルス幅が変わってしまい、設定通りの
パルス幅が得られない問題がある。

■　Ｒ５ＦＦ　　５のＱ端子より出力される動作クロッ
クは、クロックエツジ１とクロックエツジ２の立ち上が
り時間差（Ｔ２−Ｔｌ　）により得られるが（第４図（
２）〜（４）参照）　、　ＲＳフリップフロップはセッ
ト端子とリセット端子の両方に″ＨＩＧＨ’レベルが入
力されることを禁止しているので、時間差（Ｔ２−ＴＩ
）は必ずクロックエツジのパルス幅より大きくなくては
ならない、つまり、Ｒ８ＦＦ　　５から得られる動作ク
ロックのパルス幅は、クロックエツジのパルス幅より小
さくなることはできず、フォーマットされるパルス幅が
制限されてしまう問題がある。

このような問題を解決するために、出願人は特願平０１
−０２５２３８号の発明提案を行っている。

第５図は特願平０１−０２５２３８号で提案した波形フ
ォーマツタ回路の回路横戒図、第６図はこの回路のタイ
ムチャートである。尚、第３図と重複する構成要素につ
いては説明を省略する０図において、８３．８４は遅延
素子で、例えば、インダクタンスとコンデンサとから構
成され、遅延素子８３はＰＥＧ　４から出力されるクロ
ックエツジ信号１を遅延させ、遅延素子８４はクロック
エツジ信号２を遅延させる。

１０はＤ形フリップ７０ツブで、メモリ３からのパター
ンデータをＤ端子に入力し、ＰＥＧ　４からのクロック
エツジ信号１を遅延素子８３を介してクロック端子に導
入する。このＱ端子より必要とするフォーマットを持っ
たパルス波形か出力される。

１１はＰＥＧ　４からの遅延素子８４を介したクロック
エツジ信号２と、このゲートを制御する制御信号（Ｒ２
／ＮＲ２）を入力とするＡＮＤゲートである。この制ｍ
信号は図示されていないコントローラから加えられてい
る。

１２はＤ形フリップフロップで、Ｄ端子が”旧Ｇ「に接
続され、クロック端子にＡＮＤゲート１１の出力を導入
し、Ｑ端子を０ＦＦＩＯのリセット端子に接続し、自ら
のリセット端子を０ＦＦＩＯのＱ端子に接続している。

次にこの特願平０１−０２５２３８号の発明の動作と効
果を説明する。

最初に、ＮＲＺ信号（第６図（５））による波形を出力
する場合は、制御信号（Ｒ２／ＮＲ２）を１０−”とし
てＡＮＤゲート１１を閉じる。従ってＤＦＦ１２はＯＦ
Ｆとなり、０ＦＦＩＯからの出力は、パターンデータ（
第６図（１）参照）とクロックエツジ信号１（第６図（
２）参照）だけによるものとなる、つまり、遅延素子８
３を介したクロックエツジ信号１の立ち上がりでパター
ンデータを出力するので、０ＦＦＩＯのＱ端子からの出
力は第６図（５）のようになる。

ここで、ＤＦｒｌＯのクロック端子に導入されるクロッ
クエツジ信号１は遅延素子８３を経由しているので、遅
延素子８３を通過する前のクロックエツジ信号とパルス
幅が異なる。しかし、第５図の回路で得られるＮＲ７信
号のパルス幅ｔｌ（第６図（５）参照）は、クロックエ
ツジ信号１の立ち上がりだけで決まり、その周期が動作
クロックのパルス幅となるので、遅延素子８３の影響を
受けない。

従って、遅延素子８３は基準クロックＣＩ、Ｃ２，Ｃ３
・・・からの遅延時間だけを決定しているので、設定通
りのパルス幅を得ることができる。

次に、ＲＺ傷信号第４図（６））による波形を出力させ
る場合は、制御信号（Ｒ２／ＮＲ２）を”＋１１ＧＩＩ
”にして、ＡＮＤゲート１１を開く。すなわち、遅延素
子８４を介してＰＥＧ　４のタロツクエツジ信号２がＡ
ＮＤゲート１１を通過して、ＤＦＦ１２のタロツク端子
に加えられるようになっている。

ます、第６図（２）のようにクロックエツジ信号１が立
ち上がると、パターンデータは第６図（１）のように”
旧Ｇ「であるので、ＤｆＦｌｏのＱ端子からの出力は”
ＨＩＧＨ”となる。

ここで、第６図（３）のようにクロックエツジ信号２か
立ち上がると、クロックエツジ信号２はＡＮＤゲート１
１を通過してＤＦＦ１２のクロック端子に入力される。

このとき、ＤＦＦ１２のＤ端子は常に”ＨＩＧＨ”レベ
ルであるので、Ｑｆ端子から”ＩＩＩＧＨレベルが出力
される。この信号が０ＦＦＩＯのリセット端子に入力さ
れるので、０ＦＦＩＯのＱ端子は直ちに”１０−”レベ
ルとなる（第６図（６）参照〉これと同時に０ＦＦＩＯ
のＱ＃１子は”　ＨＩＧＨ”レベルを出力してＤＦＦ１
２のリセット端子に入力する。

リセット信号が”ＨＩＧＨ”となるので、直ちに０ＦＦ
１２のＱ端子は”１０＋４”レベルを出力する（第６図
（４）参照）、この結果、第６図（６）のようなパルス
＠ｔ２をもつフォーマットを持ったパルス列信号を得る
ことができる。

このとき、　ＲＺ出力信号のパルス幅は、タロツクエツ
ジ信号ｌとクロックエツジ信号２の立ち上がりの時間差
だけで決まるので、得られるパルス列信号のパルス幅の
制限がなく、遅延素子８３．８４を調節することによっ
てどのようなパルス幅を持った信号でも得ることができ
る。

〈発明が解決しようとするａ題〉この特願平０１−０２５２３８号の発明提案では、ＲＺ
倍信号、ＮＦ１２信号の２つの制御信号により２種類の
波形フォーマットを得ることができた。

本発明においては、特願平０１−０２５２３８号の発明
の利点を生かしつつこの発明を改良し、ＬＳＩ試験など
で利用されるパルス列信号の種類を増やし、選択の幅を
広げられるような波形フォーマツタ回路を提供すること
を目的とする。

〈課題を解決するための手段〉本発明は、パルスの発生周期とパルス幅を設定できるパルス列信号
を発生する波形フォーマツタ回路において、 ”）ＩＩＧＨ”と”ｔｏｎ　”の任意の組み合わせから
なるパターンデータを基準タロツクの周期で発生する手
段と、基準クロックのエツジから任意のディレィ時間で発生す
る第１と第２と第３の３つのクロックエツジ信号を出力
する手段と、インバータを介した前記パターンデータと、遅延素子を
介した第３のクロックエツジ信号と、このゲートの開閉
を制御する制御信号（ＲＣ）とを入力とする第１のＡＮ
Ｄゲートと、前記パターンデータと、遅延素子を介した第３のクロッ
クエツジ信号と、このゲートの開閉を制御する制御信号
（１１２√ＮＲＺ　）とを入力とする第２のへＮＯゲー
トと、前記パターンデータと、遅延素子を介した第２のクロッ
クエツジ信号と、前記制御信号（ＲＣ）とを入力とする
第３のＡＮＤゲートと、インバータを介した前記パターンデータと、遅延素子を
介した第２のクロックエツジ信号と、前記制御信号（Ｒ
Ｃ）とを入力とする第４のＡＮＤゲートと、前記第１のＡＮＤゲートの出力と、前記第４のＡＮＤゲ
ートの出力を入力とする第１のＯＲゲートと、前記第２
のＡＮＤゲートの出力と、前記第３のＡＮＤゲートの出
力を入力とする第２のＯＲゲートと、前記パターンデー
タをＤ端子に入力し、前記第１のクロックエツジ信号を
遅延素子を介してクロック端子に導入し、前記第１のＯ
Ｒゲートの出力をセット端子の入力とする第１のフリッ
プフロップと、Ｄｒ＠−ｊ−が°ＩＩＩＧＨ”　４；ｌ：接続され、前
記第２のＯＲゲートの出力をクロック端子に導入し、Ｑ
端子を前記第１のフリップフロッグのリセット端子に接
続し、自らのリセット端子を前記第１のフリップフロッ
プのＱ端子に接続した第２のフリップフロッグと、を具備したことを特徴とする波形フォーマツタ回路であ
る。

〈作用〉このような本発明においては、基準クロックの周期で発
生するパターンデータを、基準クロックのエツジから任
意のディレィ時間で発生する３つのクロックエツジ信号
で、制御することにより３種類の波形フォーマツタを得
る。この際、クロックエツジ信号の制御は、（ＲＺ√Ｎ
ＲＺＩと（ＲＣ）の２種類の信号で行う。

〈実總例〉以下、図面を用いて本発明の詳細な説明する。

第１図は本発明に係る波形フォーマツタ回路の一実施例
の回路構成図である。第２図はこの回路のタイムチャー
トを示した図である。尚、第３図及び第５図と同様の構
成要素に対しては、説明を省略する０図において、８５
，８６．８７はＰＥＧ４から出力されるクロックエツジ
信号の出力線に接続された遅延素子で（〈従来の技術〉
で説明済）ある。

１３１はインバータを介したメモリ３からのパターンデ
ータと、遅延素子８７を介した第３のクロックエツジ信
号（以下、クロックエツジ信号３という）と、このゲー
トの開閉を制御する制御信号（ＲＣ）　　とを入力とす
るＡＮＤゲート、１３２はメモリ３からのパターンデー
タと、遅延素子８７を介したクロックエツジ信号３と、
このゲートの開閉を制御する制御信号（ＲＺ√ＮＲＺ）
とを入力とする＾ＮＤゲート、１３３はメモリ３からの
パターンデータと、遅延素子８６を介したクロックエツ
ジ信号２と、このゲートの開閉を制御する制御信号ｆＲ
ｃ）とを入力とするへＮＯゲート、１３４はインバータ
を介したメモリ３からのパターンデータと、遅延素子８
６を介したクロックエツジ信号２と、このゲートの開閉
を制御する制御信号（ＲＣ）とを入力とするへＮＯゲー
トである。

１４１はＡＮＤゲート１３１の出力と、ＡＮＤゲート１
３４の出力を入力とするＯＲゲート、１４２はＡＮＤゲ
ート１３２の出力と、＾ＮＤゲート１３３の出力を人力
とするＯＲゲートである。

１５はＤ端子にパターンデータを入力し、遅延素子８５
を介したクロックエツジ信号１をクロック端子に入力し
、ＯＲゲート１４１の出力をセット端子に入力し、Ｑ端
子から波形フォーマットを出力するＤ形のフリップフロ
ップ（以後、単に０Ｒ８ＦＦという）、１６はＤ端子が
ＩＩＩＧＨ”に接続され、ＯＲゲート１４２の出力をク
ロック端子−に入力し、Ｑ端子をＤＲＳＦＦ　１５のリ
セット端子に入力し、自らのリセット端子をＤＲＳＦＦ
　１５のＱ端子に接続したＤ形フリップフロヅプである
。

次に第１図、第２図を用いて本発明の回路の動作を説明
する。Ｒ２信号とＮＲ２信号による波形フォーマットを
得るときは、制御信号（ＲＣ）を”［０１４”に設定し
て制御信号（ＲＺ／ＮｎＺ　）を”ＨＩＧＨ”、または
、”　ＬＯ１４”に切り替えてＤＲＳＦＦ　１５から波
形フォーマットを得る。このとき、制御信号（ＲＣ）が
”１０１４”であるので、ＡＮＤゲート１３１，１３３
゜１３４とＯＲゲート１４１がＯＦＦとなり、クロック
エツジ信号２の影響は全く受けないことになる。

従って、第５図の回路と同じ構成になり、得られる波形
フォーマットも第６図（５）、（６）と同様なものとな
り、第２図（５）、　（６）が得られる。　ＲＺ信号に
より得られる波形フォーマットとＮＲＺ信号により得ら
れる波形フォーマット出力時の動作は、従来例で説明し
であるので省略する。

ＲＣ信号による波形フォーマットを得るときは、制御信
号（ＲＣ）を”　ＨＩＧＨ”に、制御信号（ＲＺ√ＮＲ
Ｚ）を”ＨＩＧＨ”に設定する。ここで、第２図（２）
、　（３）。

（４）のようにＰＥＧ　４より遅延素子８６，８５．８
７を介してクロックエツジ信号２、クロックエツジ信号
１、クロックエツジ信号３の順番で立ち上がった時の動
作を説明する。

基準クロックのタイミングでメモリ３から出力されるパ
ターンデータが”１″であるとき、インバータを持った
へＮＯゲート１３１と＾ＮＤゲート１３４がＯＦＦとな
る。ここで、クロックエツジ信号２が立ち上がると、＾
ＮＤゲート１３３だけがＯＮとなり、ＯＲゲート１４２
がＯＮとなる。その結果０ＦＦ１６のタロツク端子に”
　ＨＩＧＨ″が入力され、Ｑ端子から”ＨＩＧＨ”レベ
ルが出力される。ここで、ＤＲ５ＦＦ１５はリセットさ
れるのでＤＲＳＦＦ　１５のＱ端子よりパ１０−”が出
力される。（第２図（７）−■）第２図（３）のように
クロックエツジ信号１が立ち上がると、その信号はその
ままＤＲＳＦＦ　１５のクロック端子に入力され、Ｑ端
子より”ＨＩＧＨ”レベルが出力される。（第２図（７
）−■）第２図（４）のようにクロックエツジ信号３が
立ち上がると、ＡＮＤゲート１３２がＯＮとなり、ＯＲ
ゲート１４２もＯＮとなる。その結果再びＤＦＦ１６の
クロック端子に”ＨＩＧＨ”レベルか入力され、Ｑ端子
から″旧畦″レベルが出力される。そこで、０Ｒ３ｒＦ
１５が再びリセットされ、Ｑ端子より”［０−”レベル
が出力される。それと同時にＱ端子から”ＨＩＧＨ″レ
ベルが出力され、ＯＦＦ　１６をリセットする。　（第
７図（７ンー■ン次にパターン信号か”０”の時、今度はＡＮＤゲート１
３２とＡＮＤゲート１３３がＯＦＦとなる。このときも
同じサイクルでクロックエツジ信号２が立ち上がると、
＾ＮＤゲート１３４かＯＮとなり、ＯＲゲート１４１が
ＯＮとなる。その結果、ＤＲ８ＦＦ　１５がセットされ
、Ｑ端子より’　ＨＩＧＨ”レベルを出力する。（第２
図（７）−■）同様にクロックエツジ信号１か立ち上がると、ＤＲ３ｒ
Ｆ　１５はパターンデータの内容″１０−″レベルをＱ
端子より出力する。（第２図（７）−■）クロックエツ
ジ信号３が立ち上がると、＾ＮＤゲート１３１がＯＮと
なり、ＯＲゲート１４１がＯＮとなる。その結果再びＤ
Ｒ８ＦＦ　１５はセットされ、Ｑ端子より”ＨＩＧＨ”
レベルを出力する。（第２図（７）−■）従って、本発明の一実施例におけるタイムチャートは第
２図（７）のようになる。

以上のように、本発明においては、このような３つのク
ロックエツジ信号の立ち上がリサイクルで第２図（７）
のような波形フォーマットを得ることかできる。

尚、本発明の場合も従来例と同様に、クロックエツジ信
号の立ち上がりのみで波形フォーマットを決定するので
、出力波形のパルス幅の制限はない。

〈発明の効果〉以上詳細に説明したように、本発明においては、ＰＥＧ
　４による３つのクロックエツジ信号を、制御信号（Ｒ
２／Ｎ１１２）と（ＲＣ）により制御することによって
選択的に利用し、新たな波形フォーマット（第２図（７
））を得ることができる。

特願平０１−０２５２３８号の発明提案と同様に、波形
フォーマットの立ち上がり、立ち下がりはクロックエツ
ジの立ち上がりだけで制御しているので、クロックエツ
ジのパルス幅の制限がなくなり、また、作られる波形フ
ォーマットのパルス幅の制限もなくなり、様々な幅を持
ったパルス信号を作ることができる。

また、ＲＣフォーマットは、ゲートで槽底されているた
め、動作サイクル毎のフォーマット切り替え（ＯＮ　Ｔ
）ＩＥ　　ＦＬＹ　）が可能となる。

【図面の簡単な説明】

第１図は本発明に係る波形フォーマツタ回路の一実施例
の回路構成図、第２図はこの回路のタイムチャート、第
３図は従来の波形フォーマツタ回路の回路ｍ成因、第４
図はその回路のタイムチャート、第５図は第３図の回路
を改良した波形フォーマツタ回路の回路構成図、第６図
は第５図の回路σ）タイムチャートである。１・・・基準クロック発生器２・・・プログラムカウンタ３・・・メモリ４・・・プログラマブルエツジジェネレータ８５〜８７
・・・遅延素子１３１・・・第１のＡＮＤゲート１３２・・・第２のＡＮＤゲート１３３・・・第３のＡＮＤゲート１３４・・・第４のへＮＯゲート１４１・・・第１のＯＲゲート１４２・・・第２のＯＲゲート１５・・・第１のフリップフロップ１６・・・第２のフリップフ口ップ

Claims

【特許請求の範囲】パルスの発生周期とパルス幅を設定できるパルス列信号
を発生する波形フォーマッタ回路において、 ”ＨＩＧＨ”と”ＬＯＷ”の任意の組み合わせからなる
パターンデータを基準クロックの周期で発生する手段と
、基準クロックのエッジから任意のディレイ時間で発生す
る第１と第２と第３の３つのクロックエッジ信号を出力
する手段と、インバータを介した前記パターンデータと、遅延素子を
介した第３のクロックエッジ信号と、このゲートの開閉
を制御する制御信号（ＲＣ）とを入力とする第１のＡＮ
Ｄゲートと、前記パターンデータと、遅延素子を介した第３のクロッ
クエッジ信号と、このゲートの開閉を制御する制御信号
（ＲＺ√ＮＲＺ）とを入力とする第２のＡＮＤゲートと
、前記パターンデータと、遅延素子を介した第２のクロッ
クエッジ信号と、前記制御信号（ＲＣ）とを入力とする
第３のＡＮＤゲートと、インバータを介した前記パターンデータと、遅延素子を
介した第２のクロックエッジ信号と、前記制御信号（Ｒ
Ｃ）とを入力とする第４のＡＮＤゲートと、前記第１のＡＮＤゲートの出力と、前記第４のＡＮＤゲ
ートの出力を入力とする第１のＯＲゲートと、前記第２
のＡＮＤゲートの出力と、前記第３のＡＮＤゲートの出
力を入力とする第２のＯＲゲートと、前記パターンデー
タをＤ端子に入力し、前記第１のクロックエッジ信号を
遅延素子を介してクロック端子に導入し、前記第１のＯ
Ｒゲートの出力をセット端子の入力とする第１のフリッ
プフロップと、Ｄ端子が”ＨＩＧＨ”に接続され、前記第２のＯＲゲー
トの出力をクロック端子に導入し、Ｑ端子を前記第１の
フリップフロップのリセット端子に接続し、自らのリセ
ット端子を前記第１のフリップフロップの＠Ｑ＠端子に
接続した第２のフリップフロップと、を具備したことを特徴とする波形フォーマッタ回路。