JPH02205149A - Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法 - Google Patents
Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＨＤＬＣ可変長パケットと非ＨＤＬＣ固定長パ
ケットとの混在転送方式に関し、特にＨＤＬＣフォーマ
ットを有するＸ、２５パケツトデータと音声パケット・
映像パケット等の固定長パケットを同一データ線上に混
在して転送するＨＤＬＣ可変長パケットと非ＨＤＬＣ固
定長パケットとの混在転送方式に関する。
ケットとの混在転送方式に関し、特にＨＤＬＣフォーマ
ットを有するＸ、２５パケツトデータと音声パケット・
映像パケット等の固定長パケットを同一データ線上に混
在して転送するＨＤＬＣ可変長パケットと非ＨＤＬＣ固
定長パケットとの混在転送方式に関する。
従来のＨＤＬＣ可変長パケットと非ＨＤＬＣ固定長パケ
ットとの混在転送方式は、例えば、転送誤り時に再送を
行うＸ、２５パケツトと、転送誤り時に再送を行わない
固定長パケットとを同−回線上に混在させる場合、固定
長パケットもＨＤＬＣフォーマットにし、この固定長バ
ケットのＨＤＬＣのアドレスフィールドあるいは制御フ
ィールドの値に、Ｘ、２５パケツトとは異なる値を用い
ることにより識別し、データ回線上では、どちらもＨＤ
ＬＣフォーマットで伝送する方式としていた。
ットとの混在転送方式は、例えば、転送誤り時に再送を
行うＸ、２５パケツトと、転送誤り時に再送を行わない
固定長パケットとを同−回線上に混在させる場合、固定
長パケットもＨＤＬＣフォーマットにし、この固定長バ
ケットのＨＤＬＣのアドレスフィールドあるいは制御フ
ィールドの値に、Ｘ、２５パケツトとは異なる値を用い
ることにより識別し、データ回線上では、どちらもＨＤ
ＬＣフォーマットで伝送する方式としていた。
上述した従来のＨＤＬＣ可変長パケットと非ＨＤＬＣ固
定長パケットとの混在転送方式は、ＨＤＬＣフォーマッ
トを採用しているため、元のデータ内で「１」が５ビツ
ト連続していると、強制的に次のビットに「０」を挿入
してデータ回線上に送出し、受信側でこの「０」を取り
去るという、所謂「０挿入、０除去」の方式を用いてい
る。
定長パケットとの混在転送方式は、ＨＤＬＣフォーマッ
トを採用しているため、元のデータ内で「１」が５ビツ
ト連続していると、強制的に次のビットに「０」を挿入
してデータ回線上に送出し、受信側でこの「０」を取り
去るという、所謂「０挿入、０除去」の方式を用いてい
る。
この方式を採用したことで、データの初めと終り（デー
タパケットの区切り目）を表示するために、ｒｏｌｌｌ
ｌｌｌｏ」というフラグパタンを用いることができると
いう利点が生じ、可変長パケットを送受することが可能
となる。ところが、データ伝送中に前述した強制的に挿
入したｒ□、が伝送エラーを起し、「１」に変化してし
まうと、このパケットはアボートされるか、短パケット
になるか、あるいは先に送ったパケットと後続のパケッ
トとが一緒になってしまうので、いずれにせよＨＤＬＣ
の７レームチエツクシーケンスエラーとなってしまい、
エラーを生じたパケットは廃棄されることになる。廃棄
されても、転送誤り時に再送を行うＸ、２５パケツトで
あれば、再送により誤りが回復されるが、再送が行われ
ない固定長パケットの場合は、失われたままとなるとい
う問題点がある。この問題点は、元のデータ内で「１」
が５ビツト連続していると、強制的に次のビットに「０
」を挿入してデータ回線上に送出したものが伝送エラー
を起していることから発生している。
タパケットの区切り目）を表示するために、ｒｏｌｌｌ
ｌｌｌｏ」というフラグパタンを用いることができると
いう利点が生じ、可変長パケットを送受することが可能
となる。ところが、データ伝送中に前述した強制的に挿
入したｒ□、が伝送エラーを起し、「１」に変化してし
まうと、このパケットはアボートされるか、短パケット
になるか、あるいは先に送ったパケットと後続のパケッ
トとが一緒になってしまうので、いずれにせよＨＤＬＣ
の７レームチエツクシーケンスエラーとなってしまい、
エラーを生じたパケットは廃棄されることになる。廃棄
されても、転送誤り時に再送を行うＸ、２５パケツトで
あれば、再送により誤りが回復されるが、再送が行われ
ない固定長パケットの場合は、失われたままとなるとい
う問題点がある。この問題点は、元のデータ内で「１」
が５ビツト連続していると、強制的に次のビットに「０
」を挿入してデータ回線上に送出したものが伝送エラー
を起していることから発生している。
従って、固定長パケットに誤り訂正コードを付加したと
しても、そもそもパケットの切れ目を保証することがで
きないことから、問題点の解決策とは成り得ないという
問題点がある。
しても、そもそもパケットの切れ目を保証することがで
きないことから、問題点の解決策とは成り得ないという
問題点がある。
本発明の目的は、前述の問題点を克服し、転送誤り時に
再送を行わない固定長パケットと転送誤り時に再送を行
うＨＤＬＣフォーマットの可変長パケットとを同一デー
タ回線上に混在させ、かつ転送誤り時に再送を行わない
固定長パケットの廃棄率をＨＤＬＣフォーマットを用い
た従来の方式と比較し極めて低くすることが可能なＨＤ
ＬＣ可変長パケットと非ＨＤＬＣ固定長パケットとの混
在転送方式を提供することにある。
再送を行わない固定長パケットと転送誤り時に再送を行
うＨＤＬＣフォーマットの可変長パケットとを同一デー
タ回線上に混在させ、かつ転送誤り時に再送を行わない
固定長パケットの廃棄率をＨＤＬＣフォーマットを用い
た従来の方式と比較し極めて低くすることが可能なＨＤ
ＬＣ可変長パケットと非ＨＤＬＣ固定長パケットとの混
在転送方式を提供することにある。
本発明のＨＤＬＣ可変長パケットと非ＨＤＬＣ固定長パ
ケットとの混在転送方式は、固定データ長に区切られた
パケットセルを送信する送信装置と前記パケットセルを
受信する受信装置とデータ伝送路とを含んで構成される
パケットセルデータ伝送システムにおいて、前記パケッ
トセルにセルヘッダとして誤り訂正コードとパケット種
別情報とを含むセル識別子を付加し、前記送信装置は送
信すべきＨＤＬＣ可変長パケットの初めと終りに区切り
表示を付加して予め定めたセル長に分割し複数の前記パ
ケットセルにのせて送信し、前記受信装置は前記ＨＤＬ
Ｃ可変長パケットの初めと終りの区切り表示と前記セル
識別子の値が前記ＨＤ Ｌ Ｃ可変長パケットを示して
いるパケットセルとを受信すると複数の前記パケットセ
ルの中から前記ＨＤＬＣ可変長パケットを再構成する構
成である。
ケットとの混在転送方式は、固定データ長に区切られた
パケットセルを送信する送信装置と前記パケットセルを
受信する受信装置とデータ伝送路とを含んで構成される
パケットセルデータ伝送システムにおいて、前記パケッ
トセルにセルヘッダとして誤り訂正コードとパケット種
別情報とを含むセル識別子を付加し、前記送信装置は送
信すべきＨＤＬＣ可変長パケットの初めと終りに区切り
表示を付加して予め定めたセル長に分割し複数の前記パ
ケットセルにのせて送信し、前記受信装置は前記ＨＤＬ
Ｃ可変長パケットの初めと終りの区切り表示と前記セル
識別子の値が前記ＨＤ Ｌ Ｃ可変長パケットを示して
いるパケットセルとを受信すると複数の前記パケットセ
ルの中から前記ＨＤＬＣ可変長パケットを再構成する構
成である。
次に、本発明について図面を参照して説明する。
第１図はデータ伝送路上を流れるフレームの構成図であ
る。
る。
フレームの構成要素は、同期ビットＳ（８ビツト）とセ
ル識別ビットＣＩＤ（８ビツト）およびセルデータＣＤ
ＡＴＡ （３６０ビツト）である。
ル識別ビットＣＩＤ（８ビツト）およびセルデータＣＤ
ＡＴＡ （３６０ビツト）である。
同期ビットＳは、セルの区切れ目を送受信装置と受信装
置との間で取るための同期ビットであり、この実施例で
は４セルに１回同期ビットが現れる。
置との間で取るための同期ビットであり、この実施例で
は４セルに１回同期ビットが現れる。
以下の説明はセル同期が送信装置と受信装置との間で確
立したものとして行う。
立したものとして行う。
第２図は可変長パケットとセルとの対応関係の一例を示
すフレーム構成図である。
すフレーム構成図である。
第２図（ａ）はデータ伝送路上を流れるデータのフレー
ム構成を示し、第２図（ｂ）は可変長バゲットのフレー
ム構成を示す、第２［Ｊ（ｂ）に示すようなＨＤＬＣデ
ータフレームをセルにのせて送信する時には、フラグバ
タンを含むＨＤＬＣデータフレームを、「０挿入」され
た「０」も含め３６０ビツトごとに任意のビット位置か
ら区切り、この３６０ビツトをＣＤＡＴＡ部にのせ、直
前のＣＩＤの値を「０」にすることによりこのＣＤＡＴ
Ａ部にＨＤＬＣフレームがのっていることを表示する。
ム構成を示し、第２図（ｂ）は可変長バゲットのフレー
ム構成を示す、第２［Ｊ（ｂ）に示すようなＨＤＬＣデ
ータフレームをセルにのせて送信する時には、フラグバ
タンを含むＨＤＬＣデータフレームを、「０挿入」され
た「０」も含め３６０ビツトごとに任意のビット位置か
ら区切り、この３６０ビツトをＣＤＡＴＡ部にのせ、直
前のＣＩＤの値を「０」にすることによりこのＣＤＡＴ
Ａ部にＨＤＬＣフレームがのっていることを表示する。
受信側ではセルを受信するとまずＣＩＤを判定する。Ｃ
ＩＤ＝ＯであるＣＤＡＴＡ部のみを複数個集め、これを
一連のピットストリームと認識する。第２図（ａ）の一
連のセルを受信し、ＣＩ Ｄ＝ＯのＣＤＡＴＡ部分のみ
を集めたピットストリームが第２図（ｂ）である、第２
図（ｂ）のピットストリームはもはや「セル」という概
念を離れ単一のピットストリームと認識される。このピ
ットストリームを用いて任意長のＨＤＬＣデータフレー
ムを受信する。すなわち、第２図（ｂ）で示されるこの
ピットストリームは、１個以上のｒｏｌｌｌｌｌｌｏ」
というフラグバタンでこのデータフレームと他のデータ
フレームとの区切れ目を表示し、一方データフレームの
中は連続した５つ以上のｒｌ、の次には必ずｒ□。
ＩＤ＝ＯであるＣＤＡＴＡ部のみを複数個集め、これを
一連のピットストリームと認識する。第２図（ａ）の一
連のセルを受信し、ＣＩ Ｄ＝ＯのＣＤＡＴＡ部分のみ
を集めたピットストリームが第２図（ｂ）である、第２
図（ｂ）のピットストリームはもはや「セル」という概
念を離れ単一のピットストリームと認識される。このピ
ットストリームを用いて任意長のＨＤＬＣデータフレー
ムを受信する。すなわち、第２図（ｂ）で示されるこの
ピットストリームは、１個以上のｒｏｌｌｌｌｌｌｏ」
というフラグバタンでこのデータフレームと他のデータ
フレームとの区切れ目を表示し、一方データフレームの
中は連続した５つ以上のｒｌ、の次には必ずｒ□。
が挿入されており、受信側でこのＯを削除するという所
謂「０挿入、０削除」の方式を用いている。
謂「０挿入、０削除」の方式を用いている。
第３図は固定長パケットとセルとの対応関係を説明する
ためのフレーム構成図である。
ためのフレーム構成図である。
第３図（ａ）はデータ伝送路上を流れるデータのフレー
ム構成を示し、第３図（ｂ）は固定長（１０８０ビツト
）パケットのフレーム構成を示す。
ム構成を示し、第３図（ｂ）は固定長（１０８０ビツト
）パケットのフレーム構成を示す。
送信側では１０８０ビツトの固定長パケットを送りたい
ときには、ＣＩ Ｄ＝２のセル二つとＣＩ Ｄ＝３のセ
ル−つとを用いて１０８０ビツトの固定長パケットを送
るものと約束する。ここで注意すべきは、送るべき固定
長パケットが存在するときのみＣＩＤ＝２のセル二つと
ＣＩ Ｄ＝３のセル−つを形成して送出する事である。
ときには、ＣＩ Ｄ＝２のセル二つとＣＩ Ｄ＝３のセ
ル−つとを用いて１０８０ビツトの固定長パケットを送
るものと約束する。ここで注意すべきは、送るべき固定
長パケットが存在するときのみＣＩＤ＝２のセル二つと
ＣＩ Ｄ＝３のセル−つを形成して送出する事である。
もし何も送るべきデータがないときにはＣＩ Ｄ＝０と
しＣＤＡＴＡは複数個のフラグバタンとしてデータを送
り続ける。なお図には記載されていないがＣＩＤ＝１の
ときはＣＤＡＴＡ長（３６０ビツト）と同一長の固定長
パケットの送受が行われるものと約束しておくことにす
る。
しＣＤＡＴＡは複数個のフラグバタンとしてデータを送
り続ける。なお図には記載されていないがＣＩＤ＝１の
ときはＣＤＡＴＡ長（３６０ビツト）と同一長の固定長
パケットの送受が行われるものと約束しておくことにす
る。
受信側ではセルを受信するとまずＣＩＤを判定する０本
実施例ではＣＩＤ＝２であるセルがあったならば、その
セルを含んで引続き到達する３セルが一つの固定長パケ
ットを形成しているものと判断する。すなわち第３図の
場合は、ＣＩ Ｄ＝２のセル二つとＣＩ Ｄ＝３のセル
−つで、１０８０ビツトの固定長パケットを形成してい
るものと認識する。
実施例ではＣＩＤ＝２であるセルがあったならば、その
セルを含んで引続き到達する３セルが一つの固定長パケ
ットを形成しているものと判断する。すなわち第３図の
場合は、ＣＩ Ｄ＝２のセル二つとＣＩ Ｄ＝３のセル
−つで、１０８０ビツトの固定長パケットを形成してい
るものと認識する。
第４図は本発明の送信装置と受信装置の一実施例のブロ
ック図である。
ック図である。
受信データ線２は、シフトレジスタ３に接続している。
シフトレジスタ３は、ＣＩＤ値判定回路５と、ＨＤＬＣ
受信回路８と、固定長（３６０ビツト）セル受信回路９
と、固定長（１０８０ビツト）セル受信回路１０とに接
続している。
受信回路８と、固定長（３６０ビツト）セル受信回路９
と、固定長（１０８０ビツト）セル受信回路１０とに接
続している。
受信クロックセレクタ６は、受信クロック１とＣＩＤ値
判定回路５とから入力され、ＨＤＬＣ受信回路８と固定
長セル受信回路９，１０に出力する。ＨＤＬＣ受信回路
８と固定長セル受信回路９゜１０の出力はプロセッサ３
００を介してＨＤＬＣ送信回路１８と固定長（３６０ビ
ツト）パケット送信回路１９と固定長（１０８０ビツト
）パケット送信回路２０とに入力される。ＨＤＬＣ送信
回路１８と固定長パケット送信回路１９．１０はそれぞ
れ送信制御回路１５と送信クロックセレクタ１６とマル
チプレクサ１７とに接続している。送信制御回路１５は
、シフトレジスタ１３と送信フロラクセレフ、り１６と
マルチプレクサ１７と接続している。シフトレジスタ１
３は送信データ線１２に接続している。
判定回路５とから入力され、ＨＤＬＣ受信回路８と固定
長セル受信回路９，１０に出力する。ＨＤＬＣ受信回路
８と固定長セル受信回路９゜１０の出力はプロセッサ３
００を介してＨＤＬＣ送信回路１８と固定長（３６０ビ
ツト）パケット送信回路１９と固定長（１０８０ビツト
）パケット送信回路２０とに入力される。ＨＤＬＣ送信
回路１８と固定長パケット送信回路１９．１０はそれぞ
れ送信制御回路１５と送信クロックセレクタ１６とマル
チプレクサ１７とに接続している。送信制御回路１５は
、シフトレジスタ１３と送信フロラクセレフ、り１６と
マルチプレクサ１７と接続している。シフトレジスタ１
３は送信データ線１２に接続している。
次に受信動作について説明する。
受信データは受信データ線２から受信クロック１を伴っ
てシフトレジスタ３に入力される。シフトレジスタ３は
、ＣＩＤ値を格納するとこの値をＣＩＤ受信データ線４
を通じてＣＩＤ値判定回路５に入力する。ＣＩＤ値判定
回路５は、ＣＩＤ値を受信するとこのＣＩＤ値には誤り
訂正ビットが含まれているので、もし誤りがあればここ
で誤りを訂正し、正しいＣＩＤ値を信号線５１に出力す
る。この場合、信号線５１の出力値は「０」「１」 「
２」 「３」のいずれかである、信号線５１は、受信ク
ロックセレクタ６の制御端子に入力されており、例えば
信号線５１の出力値がｒＯ」であるならば信号線６１に
「１」のクロックがＣＤＡＴＡに相当する時間だけ出力
される。
てシフトレジスタ３に入力される。シフトレジスタ３は
、ＣＩＤ値を格納するとこの値をＣＩＤ受信データ線４
を通じてＣＩＤ値判定回路５に入力する。ＣＩＤ値判定
回路５は、ＣＩＤ値を受信するとこのＣＩＤ値には誤り
訂正ビットが含まれているので、もし誤りがあればここ
で誤りを訂正し、正しいＣＩＤ値を信号線５１に出力す
る。この場合、信号線５１の出力値は「０」「１」 「
２」 「３」のいずれかである、信号線５１は、受信ク
ロックセレクタ６の制御端子に入力されており、例えば
信号線５１の出力値がｒＯ」であるならば信号線６１に
「１」のクロックがＣＤＡＴＡに相当する時間だけ出力
される。
第５図はこのことをより詳しく説明するための動作図で
ある。
ある。
ＣＩＤ＝Ｏのセルの受信があったとき、信号線６１には
、ＣＩ Ｄ＝Ｏに引き続＜ＣＤＡＴＡの時間のみ受信ク
ロック１のクロックが出力され、ＣＩＤ＝１のセルの受
信があったとき、信号線６２には、ＣＩＤ＝１に引き続
＜ＣＤＡＴＡの時間のみ受信クロックｌのクロックが出
力される。
、ＣＩ Ｄ＝Ｏに引き続＜ＣＤＡＴＡの時間のみ受信ク
ロック１のクロックが出力され、ＣＩＤ＝１のセルの受
信があったとき、信号線６２には、ＣＩＤ＝１に引き続
＜ＣＤＡＴＡの時間のみ受信クロックｌのクロックが出
力される。
このことはＣＩ Ｄ＝２又はＣＩ Ｄ＝３を受信した場
合も同様であって、ＣＩ Ｄ＝２又はＣＩ Ｄ＝３のセ
ルに引き続（ＣＤＡＴＡの時間のみ信号線７３に受信ク
ロック１のクロックが出力される。
合も同様であって、ＣＩ Ｄ＝２又はＣＩ Ｄ＝３のセ
ルに引き続（ＣＤＡＴＡの時間のみ信号線７３に受信ク
ロック１のクロックが出力される。
次に受信したＣＩＤの値に従ってクロックをこのように
分離すると、）ＩＤＬＣデータ受信回路８とＣＩＤ＝１
に対応する固定長（３６０ビツト）パケット受信回路９
と、ＣＩＤ＝２及び３に対する固定長（１０８０ビツト
）パケット受信回路１０とは、受信クロックを各々がデ
ータを受信すべきときだけ受信するので、各々受信クロ
ックに同期して信号線３１上のデータを取込めばＣＩＤ
の値に対応したデータを受信することができる。
分離すると、）ＩＤＬＣデータ受信回路８とＣＩＤ＝１
に対応する固定長（３６０ビツト）パケット受信回路９
と、ＣＩＤ＝２及び３に対する固定長（１０８０ビツト
）パケット受信回路１０とは、受信クロックを各々がデ
ータを受信すべきときだけ受信するので、各々受信クロ
ックに同期して信号線３１上のデータを取込めばＣＩＤ
の値に対応したデータを受信することができる。
例えばＨＬＤＣデータ受信回路８はＨＤＬＣフォーマッ
トの任意長データを受信するので、フラグパタンの検出
、「０」削除、ＣＲＣチエツク等の受信動作を行い、受
信データをプロセッサ３００に受信データバス８１を介
して報告する。
トの任意長データを受信するので、フラグパタンの検出
、「０」削除、ＣＲＣチエツク等の受信動作を行い、受
信データをプロセッサ３００に受信データバス８１を介
して報告する。
同様に３６０ビツトの固定長パケットは、固定長パケッ
ト受信回路９で最初の入力クロックが入力されたときか
ら数えて３６０個のビットを固定長パケットと認識し、
受信データバス９１を介してプロセッサ３００に報告す
る。同様に１０８０ビツトの固定長パケットは固定長パ
ケット受信回路１０で最初の入力クロックが入力された
ときから数えて１０８０個のビットを固定長パケットと
認識し、受信データバス１０１を介してプロセッサ３０
０に報告する。
ト受信回路９で最初の入力クロックが入力されたときか
ら数えて３６０個のビットを固定長パケットと認識し、
受信データバス９１を介してプロセッサ３００に報告す
る。同様に１０８０ビツトの固定長パケットは固定長パ
ケット受信回路１０で最初の入力クロックが入力された
ときから数えて１０８０個のビットを固定長パケットと
認識し、受信データバス１０１を介してプロセッサ３０
０に報告する。
次に送信動作について説明する。
プロセッサ３００はＨＤＬＣフォーマットで送信すべき
任意長のデータがあるときは、データバス１８１を介し
てＨＤＬＣ送信制御回路１８に送信すべきデータを送る
。同様に３６０ビツトの固定長データを送るときは、プ
ロセッサ３００はデータバス１９１を介して固定長パケ
ット送信回路１９に送信すべきデータを送る。１０８０
ビツト固定長データのときはデータバス２０１を介して
固定長パケット送信回路２０に送信すべきデータを送る
。各送信回路１８，１９．２０は、プロセッサ３００か
ら送信すべきデータを受けとると各々の送信要求のため
の信号線１８２，１９２゜２０２を活性化し、送信制御
回路１５に送信すべき情報がある旨を伝達する。
任意長のデータがあるときは、データバス１８１を介し
てＨＤＬＣ送信制御回路１８に送信すべきデータを送る
。同様に３６０ビツトの固定長データを送るときは、プ
ロセッサ３００はデータバス１９１を介して固定長パケ
ット送信回路１９に送信すべきデータを送る。１０８０
ビツト固定長データのときはデータバス２０１を介して
固定長パケット送信回路２０に送信すべきデータを送る
。各送信回路１８，１９．２０は、プロセッサ３００か
ら送信すべきデータを受けとると各々の送信要求のため
の信号線１８２，１９２゜２０２を活性化し、送信制御
回路１５に送信すべき情報がある旨を伝達する。
第６図は送信制御回路１５の動作を示す流れ図である。
信号線１８２，１９２．２０２のいずれかに送信要求が
あると、送信制御回路１５は、この内の一つの要求に対
してこれに対応するＣＩＤ値をシフトレジスタ１３に書
込む、同時に送信クロックセレクタ１６とマルチプレク
サ１７とに対し制御信号を信号線１５１を介して出力す
る０例えば信号線１８２が活性化されているときには、
信号線１５１はｒ□、となりＨＬＤＣ送信制御回路１８
に信号線１６１を介して送信クロック１１が入力される
ので、ＣＩ Ｄ＝Ｏ用の送信データ線１７１にＨＤＬＣ
フォーマットの出力データが出力され、このときマルチ
プレクサ１７の制御はＣＩ Ｄ＝０用の送信データ線１
７１の出力がシフトレジスタ入力信号線１３１に出力さ
れるようになっているので、ＨＤＬＣ送信制御回路１８
の出力データがシフトレジスタ１３に入力され、ＣＩＤ
＝２に引続き）ＩＤＬＣが３６０ビツト分送信データ線
１２に出力される。以下１９２，２０２が活性化されて
いる場合も同様である。
あると、送信制御回路１５は、この内の一つの要求に対
してこれに対応するＣＩＤ値をシフトレジスタ１３に書
込む、同時に送信クロックセレクタ１６とマルチプレク
サ１７とに対し制御信号を信号線１５１を介して出力す
る０例えば信号線１８２が活性化されているときには、
信号線１５１はｒ□、となりＨＬＤＣ送信制御回路１８
に信号線１６１を介して送信クロック１１が入力される
ので、ＣＩ Ｄ＝Ｏ用の送信データ線１７１にＨＤＬＣ
フォーマットの出力データが出力され、このときマルチ
プレクサ１７の制御はＣＩ Ｄ＝０用の送信データ線１
７１の出力がシフトレジスタ入力信号線１３１に出力さ
れるようになっているので、ＨＤＬＣ送信制御回路１８
の出力データがシフトレジスタ１３に入力され、ＣＩＤ
＝２に引続き）ＩＤＬＣが３６０ビツト分送信データ線
１２に出力される。以下１９２，２０２が活性化されて
いる場合も同様である。
以上説明したように本発明はＣＩＤを伴ったパケットセ
ル方式を用いる事によりＨＤＬＣデータと固定長パケッ
トを同一回線上に混在させることができ、かつ固定長パ
ケットはＨＤＬＣフォーマットに従う必要がないので、
ＨＤＬＣフォーマットの「０」挿入部にエラーが生じパ
ケットがアボートされるということは、ＣＩ Ｄ＝０の
場合にのみ生じ、ＣＩＤ≠０の場合には生し得ない。
ル方式を用いる事によりＨＤＬＣデータと固定長パケッ
トを同一回線上に混在させることができ、かつ固定長パ
ケットはＨＤＬＣフォーマットに従う必要がないので、
ＨＤＬＣフォーマットの「０」挿入部にエラーが生じパ
ケットがアボートされるということは、ＣＩ Ｄ＝０の
場合にのみ生じ、ＣＩＤ≠０の場合には生し得ない。
従ってＣＩＤ≠０の固定長パケットは、ＨＤＬＣフォー
マットの持つ特性とは全く無関係にでき、エラーが混入
されても必ずしも廃棄されないという効果があり、結果
として固定長パケットの廃棄率をＨＤＬＣフォーマット
を用いた従来の方式と比較し極めて低くすることが可能
となるという効果がある。
マットの持つ特性とは全く無関係にでき、エラーが混入
されても必ずしも廃棄されないという効果があり、結果
として固定長パケットの廃棄率をＨＤＬＣフォーマット
を用いた従来の方式と比較し極めて低くすることが可能
となるという効果がある。
第１図は本発明の一実施例のデータ伝送路上を流れるフ
レームの構成図、第２図は可変長パケットとセルとの対
応関係を示すフレーム構成図、第３図は固定長パケット
とセルとの対応関係を示すフレーム構成図、第４図は本
発明の送信装置と受信装置の一実施例のブロック図、第
５図は受信時の動作図、第６図は送信制御回路の動作を
示す流れ図である。 ■・・・受信クロック線、２・・・受信データ線、３・
・・受信ＣＩＤ格納用シフトレジスタ、４・・・シフト
レジスタパラレル読み出し線、５・・・ＣＩＤ値判定回
路、６・・・クロックセレクタ、８・・・ＨＤＬＣデー
タ受信回路、９・・・固定長（３６０ビツト）パケット
受信回路、１０・・・固定長（１０８０ビツト）パケッ
ト受信回路、１１・・・送信クロック、１２・・・送信
データ線、１３・・・シフトレジスタ、１５・・−送信
制御回路、１６・・・送信クロックセレクタ、１７・・
−マルチプレクサ、１８・・・ＨＤＬＣ送信制御回路、
１９・・・固定長パケット送信制御回路、２０・・−固
定長パケット送信制御回路、ＣＤＡＴＡ・・・セルデー
タ、ＣＩＤ−・・・セル識別ビット、Ｓ・・・同期ビッ
ト。 代理人 弁理士 内 原 音
レームの構成図、第２図は可変長パケットとセルとの対
応関係を示すフレーム構成図、第３図は固定長パケット
とセルとの対応関係を示すフレーム構成図、第４図は本
発明の送信装置と受信装置の一実施例のブロック図、第
５図は受信時の動作図、第６図は送信制御回路の動作を
示す流れ図である。 ■・・・受信クロック線、２・・・受信データ線、３・
・・受信ＣＩＤ格納用シフトレジスタ、４・・・シフト
レジスタパラレル読み出し線、５・・・ＣＩＤ値判定回
路、６・・・クロックセレクタ、８・・・ＨＤＬＣデー
タ受信回路、９・・・固定長（３６０ビツト）パケット
受信回路、１０・・・固定長（１０８０ビツト）パケッ
ト受信回路、１１・・・送信クロック、１２・・・送信
データ線、１３・・・シフトレジスタ、１５・・−送信
制御回路、１６・・・送信クロックセレクタ、１７・・
−マルチプレクサ、１８・・・ＨＤＬＣ送信制御回路、
１９・・・固定長パケット送信制御回路、２０・・−固
定長パケット送信制御回路、ＣＤＡＴＡ・・・セルデー
タ、ＣＩＤ−・・・セル識別ビット、Ｓ・・・同期ビッ
ト。 代理人 弁理士 内 原 音
Claims (1)
- 固定データ長に区切られたパケットセルを送信する送信
装置と前記パケットセルを受信する受信装置とデータ伝
送路とを含んで構成されるパケットセルデータ伝送シス
テムにおいて、前記パケットセルにセルヘッダとして誤
り訂正コードとパケット種別情報とを含むセル識別子を
付加し、前記送信装置は送信すべきＨＤＬＣ可変長パケ
ットの初めと終りに区切り表示を付加して予め定めたセ
ル長に分割し複数の前記パケットセルにのせて送信し、
前記受信装置は前記ＨＤＬＣ可変長パケットの初めと終
りの区切り表示と前記セル識別子の値が前記ＨＤＬＣ可
変長パケットを示しているパケットセルとを受信すると
複数の前記パケットセルの中から前記ＨＤＬＣ可変長パ
ケットを再構成することを特徴とするＨＤＬＣ可変長パ
ケットと非ＨＤＬＣ固定長パケットとの混在転送方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024868A JPH0813057B2 (ja) | 1989-02-03 | 1989-02-03 | Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法 |
| DE69014660T DE69014660T2 (de) | 1989-02-03 | 1990-02-02 | Integriertes Nachrichtensystem für HDLC-Datenpakete mit variabler Länge und Sprach-/Videopakete mit fester Länge. |
| EP90301108A EP0381515B1 (en) | 1989-02-03 | 1990-02-02 | Integrated communications system for HDLC variable-length data packets and fixed-length voice/video packets |
| CA002009237A CA2009237C (en) | 1989-02-03 | 1990-02-02 | Integrated communications system for hdlc variable-length data packets and fixed-length voice/video packets |
| US07/475,484 US5007045A (en) | 1989-02-03 | 1990-02-05 | Integrated communications system for HDLC variable-length data packets and fixed-length voice/video packets |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024868A JPH0813057B2 (ja) | 1989-02-03 | 1989-02-03 | Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205149A true JPH02205149A (ja) | 1990-08-15 |
| JPH0813057B2 JPH0813057B2 (ja) | 1996-02-07 |
Family
ID=12150188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024868A Expired - Lifetime JPH0813057B2 (ja) | 1989-02-03 | 1989-02-03 | Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5007045A (ja) |
| EP (1) | EP0381515B1 (ja) |
| JP (1) | JPH0813057B2 (ja) |
| CA (1) | CA2009237C (ja) |
| DE (1) | DE69014660T2 (ja) |
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| JP2007216701A (ja) * | 2006-02-14 | 2007-08-30 | Kyosan Electric Mfg Co Ltd | トランスポンダ装置及び伝送情報量拡張方法 |
| US7729699B2 (en) | 1996-11-15 | 2010-06-01 | Hitachi Communication Technologies, Ltd. | Switching center for mobile handover |
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- 1990-02-02 DE DE69014660T patent/DE69014660T2/de not_active Expired - Fee Related
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