JPH02206071A - 同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばＰＣＭオーディオやディジタルＶＴＲ
等のディジタル記録再生装置に適用される同期検出回路
に関し、特に、誤検出された同期信号が最初の同期信号
とされることによりエラーが発生する確率を大幅に減少
できるようにするとともに、同期信号の見逃しによるエ
ラーの発生をなくすようにした同期検出回路に関するも
のである。

〔従来の技術〕

パルス符号変調方式（ＰＣＭ）オーディオやディジタル
ビデオテープレコーダ等のディジタル記録再生装置にお
いては、例えば第４図に示すように、記録時にデータが
所定長のブロック単位に分割され、各ブロックのデータ
の先頭に同期信号とそのブロック識別用のブロックアド
レスと、ブロックアドレスの正誤判定用のパリティとを
順に付加したディジタルデータが記録される。そして、
再生時には、例えば再生データをシリアル・パラレル変
換回路で各ブロックのデータをブロックアドレス、パリ
ティ、データ０、データ１、・・・、データＮに分割す
る一方、前記再生データから検出された同期信号によっ
て各種タイミング発生回路を作動させ、所定のタイミン
グでメモリ書き込み回路を作動させてメモリのブロック
アドレスで示される領域にそれぞれデータ０、データ１
、・・・、データＮを書き込むようにしである。

ところで、記録されたデータを再生する場合には、ドロ
ップアウトやノイズ等の影響によって同期信号が検出さ
れなかったり、同期信号でない部分を同期信号と誤って
検出することがある。同期信号が誤検出されると、１つ
のブロックを分割している途中でその誤検出された同期
信号に基づいてメモリへの書き込みが行われるので、そ
のブロック全体のデータがエラーとなる。また、同期信
号が検出されずに見逃されると、見逃された同期信号に
対応するブロックのデータが所定のタイミングでメモリ
に書き込まれなくなるので、そのブロック全体のデータ
がエラーとなる。

従来、このようなエラーの原因となる同期信号の誤検出
や見逃しくミス）を防止するために、例えば第５図に示
したように、同期保護回路を同期検出回路に付加した構
成が知られている。

この同期保護回路は、同期検出部（Ｉ）に接続されるウ
ィンドウ発生器（２）及び同期識別回路（３）と、同期
識別回路（３）に接続される疑僚同期信号発生器（４）
とを備える。すなわち、前記同期検出部（Ｉ）が、第６
図（ａ）に示す再生信号から同図（Ｃ）に示すように同
期信号（ｃ−１）　、　（ｃ−２）　、　（ｃ−３）を
検出してウィンドウ発生器（２）および同期識別回路（
３）に出力し、ウィンドウ発生器（２）は最初の同期信
号（ｃ−１）を入力した後、第６図（ｂ）に示すように
、次の同期信号（ｃ−２）が入力されるべき期間にＨと
なるウィンドウパルス（ｂ−１）を発生するように構成
されている。

そして、前記同期識別回路（３）は、最初の同期信号（
ｃ−ｉ）を入力した時に各種タイミング発生回路（５）
を介して所定のタイミングでメモリ書き込み回路（８）
を作動させてシリアル・パラレル変換回路（７）から同
期信号（ｃ−１）に対応するブロックのデータをメモリ
に書き込ませ、この後ウインドウパルスがＨとなってい
る間に次の同期信号（ｃ−２）が検出されているか否か
を識別し、ウィンドウパルスがＨとなっている間に同期
信号（ｃ−２）が検出される場合にはその同期信号（ｃ
−２）が正規のものであるとみなして各種タイミング発
生回路（５）にその同期信号（ｃ−２）を入力させ、各
種タイミング発生回路（５）を作動させて所定のタイミ
ングでメモリ書き込み回路（８）を作ｖＪさせ、シリア
ル・パラレル変換回路（７）から同期信号（ｃ−２）に
対応するブロックのデータをメモリ内のブロックアドレ
スで示される領域に書き込ませるようになっている。

また、この同期識別回路（３）は、例えば同期信号（ｃ
−３）のように、誤検出された同期信号（ｃ−３）が入
力される時には同期信号（ｃ−３）を各種タイミング発
生回路（５）に受付させないようにしである。その結果
、メモリへの再生データの記入が誤検出された同期信号
（ｃ−３）に基づいて実行されることはなく、この同期
信号（ｃ−３）は除去されることになる。

更に、この同期識別回路（３）は、例えばウィンドウパ
ルス（ｂ　−２）がＨとなっている間に正規の同期信号
（ｃ−４）が入力されない場合には同期エラー信号（ｅ
）を疑似同期信号発生器（４）に出力し、疑似同期信号
発生器（４）から疑似同期信号（ｆ）を正規の同期信号
（ｃ−４）が在るべきタイミングに強制的に生成させ、
この疑似同期信号（ｆ）によって各種タイミング発生回
路（５）を作動させて所定のタイミングでメモリ書き込
み回路（８）を作動させ、シリアル・パラレル変換回路
（７）から同期信号（Ｃ４）に対応するブロックのデー
タをメモリ内のブロックアドレスで示される領域に書き
込ませるようになっている。この結果、同期信号の見逃
しによるデータの書き込みエラーを除去できることにな
る。

ところが、この同期保護回路は、最初の同期信号（ｃ−
１）の検出タイミングが正しいことが前提になっており
、例えば第７図に示すように最初の同期信号（ｃ−１）
の検出タイミングが誤っていれば、ウィンドウパルス（
ｂ−１）　、　（ｂ−２）のタイミングが正規の同期信
号（ｃ−２）あるいは（ｃ−３）のタイミングからずれ
、その後に再生データ（ａ）がら正規のタイミングで同
期信号（ｃ−２）　、　（ｃ−３）が検出されても次々
と同期エラーが続いて正規の同期信号（ｃ　−２）ある
いは（ｃ−３）　　と異なるタイミングで生成される疑
似同期信号（ｆ−１）　、　（ｆ−２）に基づきデータ
のメモリへの書き込みが行われることになり、全てのブ
ロックのデータがエラーとなる。

そこで、従来の同期保護回路ではこのような不都合を回
避するため、第５図に示すように、同期エラーの連続回
数が所定回数、例えばＭ回に達したか否かを検出する連
続同期エラー検出器（６）を設け、連続してＭ回収上同
期エラーが生じた時には最初に検出された同期信号（ｃ
−１）が誤検出であったとしてその後のウィンドウパル
スの生成を停止させ、再度、最初の同期信号の検出から
後の手順を繰り返すようになっている。

〔発明が解決しようとする課題］ しかしながら、連続同期エラー検出器（６）を設けるこ
とは正規の同期信号を最初の同期信号として入力するこ
との保証にはならず、しかも、最初に検出された同期信
号自体が誤検出されたものであるか否かは同期エラーが
Ｍ回繰り返されるまで判定することができない。

このため、正規の同期信号を最初の同期信号として入力
するという処理に時間がかかるうえ、最初の同期信号（
ｃ−１）が検出されてからその同期信号の正誤が判定さ
れるまでの間のＭブロックのデータが全てエラーとされ
る。

このような問題を解決するために、例えば複数の同期検
出部で検出した複数の同期信号を多数決同期検出回路に
入力させることにより、同期検出能力を高めることが考
えられる。

しかしながら、このようにすれば同期信号が誤検出され
る確率は非常に低くなるが、検出された複数の同期信号
間のごく僅かなずれや偶然に過半数の同期信号が誤検出
される場合には、多数決同期検出回路によって正規の同
期信号が検出されない等、正規の同期信号の見逃しが発
生し易くなり、同期エラーが連続してエラーの発生率が
高くなることがある。

本発明は、上記の事情を考慮してなされたものであり、
誤検出された同期信号が最初の同期信号とされてエラー
が発生する確率を大幅に減少できるようにするとともに
、同期信号の見逃しによるエラーの発生をなくすように
した同期検出回路の提供を目的とするものである。

〔課題を解決するための手段〕

本発明に係る同期検出回路の前提となる構成は、例えば
、所定長のブロックに分割され、各ブロックにその先頭
であることを示す同期信号と、ブロック識別用のブロッ
クアドレスと、ブロックアドレスの正誤判定用のパリテ
ィが付加されたディジタルデータを再生した再生データ
の同期信号を検出し、シリアル・パラレル変換回路に入
力された前記再生データをメモリに書き込むメモリ書き
込み回路の動作タイミングを制御するタイミング発生回
路に前記同期信号を出力する同期信号検出回路であって
、再生データから同期信号を分離して出力する同期検出
部と、同期検出部から出力された同期信号を基準として
次に正規の同期信号が検出されるべき検出期間外に同期
信号が検出されたさきにはその同期信号のタイミング発
生回路への入力を禁止し、その検出期間内に次の同期信
号が検出された場合にはこの同期信号を正規の同期信号
とみなしてタイミング発生回路に入力させ、その検出期
間内に次の同期信号が検出されない同期エラーが発生し
た場合に次の同期信号に対応する疑似同期信号を生成し
てタイミング発生回路に入力させ、同期エラーが連続し
て発生する場合にその連続発生回数に基づき最初に同期
検出部で検出された同期信号が誤検出されたものである
ことを検出する同期保護部とを備え、最初に同期保護部
に入力された同期信号が誤検出であることが検出された
後に同期保護部に入力された同期信号を新たな最初の同
期信号としてこの同期信号が連続エラー発生回数に基づ
いて正誤の判定をされるまで最初の同期信号入力からそ
の正誤の判定までの同期検出部及び同期保護部の一連の
動作を繰り返させるように構成されている。

１　】 本発明はかかる前提構成を備える同期検出回路において
、さらに次のような手段が講じられている。

即ち、同期検出部が検出した同期信号をもとにして前記
タイミング発生回路が設定する所定のタイミングでブロ
ックアドレスの正誤を判定することにより同期検出部で
検出された同期信号の正誤を判定するパリティチェック
回路と、同期信号の検出モードを切り換えるモード切換
回路とを設け、このモード切換回路は、パリティチェッ
ク回路が最初に同期信号を正規の同期信号と判定した時
に検出モードを、同期保護部の作動を停止させた状態で
前記同期検出部が検出した同期信号をもとにしてブロッ
クアドレスの正誤を前記パリティチェック回路に判定さ
せることにより同期信号の正誤を判定させる第１の検出
モード（Ｉ）から、同期保護部において同期エラーの連
続発生回数に基づき最初の同期信号の正誤を判定する第
２の検出モード（ＩＩ）に切り換え、同期保護部におい
て同期エラーの連続発生回数に基づき最初の同期信号が
誤検出によるものと判定されたときに検出モードを第２
の検出モード（ＩＩ）から第１の検出モード（Ｉ）に切
り換えるように構成されている。

〔作　用］ 本発明の同期検出回路によれば、まず、同期検出部で最
初に検出された同期信号がタイミング発生回路に出力さ
れ、タイミング発生回路が最初の同期信号をもとに決定
したタイミングでパリティチェック回路がブロックアド
レスの正誤を判定することにより、最初の同期信号が最
初の正規の同期信号であるか否かが判定される。この判
定において、同期検出部が最初に検出した同期信号を誤
検出のものと判定した場合には、次に検出された同期信
号についてその正誤を判定する。そして、この判定は、
正規の同期信号が検出されるまで繰り返される。また、
この判定において、同期検出部が最初に検出した同期信
号を正規のものと判定した場合には、モード切換回路が
検出モードを第１の検出モード（Ｉ）から第２の検出モ
ード（ＩＩ）に切り換え、この同期信号を同期保護部に
与えて同期保護部を始動させる。その後のパリティチェ
ック回路による同期信号の正誤判定により、同期検出部
が検出した同期信号を正規のもめと判定した場合も同様
である。

始動された同期保護部では、従来の同期保護回路と同様
に、次に検出される同期信号以降について、誤検出の場
合にはその同期信号を除去し、所定の検出期間内に同期
信号の検出がない場合には疑似同期信号を生成して、正
規の同期信号あるいはそれに対応する疑似同期信号を各
種タイミング発生回路に入力させる。そして、所定の検
出期間内に同期信号の検出がない検出エラーが所定回連
続して発生した時には、連続同期エラー検出器によって
最初の同′期信号が誤検出されたものと判定され、モー
ド切換回路によって検出モードが第２の検出モード（Ｉ
Ｉ）から第１の検出モード（Ｉ）に切り換えられ、同期
保護部の動作が停止されるとともに、パリティチェック
回路による同期信号の正誤判定が再び行われることにな
る。

〔実施例〕

本発明の一実施例を第１図ないし第３図等に基づいて説
明すれば、以下の通りである。

第１図に示すように、再生データ（ａ）は、これから同
期信号（ｃ−１）　、　（ｃ−２）を検出して出力する
同期検出部（Ｉ）と、シリアル・パラレル変換回路（７
）とに入力されるようになっている。

前記同期検出部（Ｉ）は、再生データ（ａ）から同期信
号（ｃ−１）　、　（ｃ−２）を分離して同期保護部（
Ｉ０）と各種タイミング発生回路（５）に出力するよう
に構成されている。この各種タイミング発生回路（５）
は、入力した同期信号（ｃ−１）　、　（ｃ−２）ある
いは同期保護部（Ｉ０）で生成される疑似同期信号（ｆ
）をもとにしてメモリ書き込み回路（８）がシリアル・
パラレル変換回路（７）からデータを読み出してメモリ
に書き込むタイミング、および、パリティチェック回路
（９）がシリアル・パラレル変換回路（７）のデータか
らアドレスの正誤判定をするタイミング等のタイミング
を制御する各種のタイミング信号を発生するように構成
されている。

前記シリアル・パラレル変換回路（７）は、１ブ０ツク
のシリアルデータをブロックアドレス、パリティ及びＮ
＋１個のパラレルデータに分割するように構成される。

このパラレルデータは、シリアル・パラレル変換回路（
７）からパリティチェック回路（９）に入力され、パリ
ティチェック回路（９）においてブロックアドレスの正
誤を判定された後、シリアル・パラレル変換回路（７）
からメモリ書き込み回路（８）を介してメモリのブロッ
クアドレスで示される領域に書き込まれるようになって
いる。そして、前記ブロックアドレスの正誤判定の結果
はブロックアドレス正誤判定信号（ｇ）として、モード
切換回路（２０）と同期保護部（Ｉ０）の連続同期エラ
ー検出器（Ｉ４）とに入力されるようになっている。

同期保護部（Ｉ０）は、同期検出部（Ｉ）に接続された
ウィンドウ発生器（Ｉ１）及び同期識別回路（Ｉ２）と
、同期識別回路（Ｉ２）に接続された疑似同期信号発生
器（Ｉ３）及び連続同期エラー検出器（Ｉ４）からなる
。

前記ウィンドウ発生器（Ｉ１）は、第３図、第６図ある
いは第７図に示すように、同期信号あるいは疑似同期信
号を入力するとその次の正規の同期信号が検出されるべ
き期間、すなわち、検出期間にＨとなるウィンドウパル
ス（ｂ）を生成するようにな・っている。

したがって、このウィンドウ発生器（Ｉ１）により、最
初の同期信号（ｃ−１）を入力すると次の同期信号（ｃ
−２）が検出されるべき期間にＨとなるウィンドウパル
ス（ｂ−１）を発生し、また、次の同期信号（ｃ−２）
あるいはこれに対応する疑似同期信号を入力するとさら
にその次の同期信号が入力されるべき期間にＨとなるウ
ィンドウパルス（ｂ−２）を発生する。

また、同期識別回路（Ｉ２）は、同期検出部（Ｉ）で次
に検出された同期信号（ｃ−２）とウィンドウ発生器（
Ｉ１）のウィンドウパルス（ｂ）とを入力して、ウィン
ドウパルス（ｂ）がＨとなる期間に後続の同期信号（ｃ
−２）が入力されるか否かを判定することによって正規
のタイミングで同期信号（ｃ−２）が検出されているか
否かを識別し、ウィンドウパルス（ｂ）がＬとなる期間
に次の同期信号が入力される時にはその同期信号の各種
タイミング発生回路（５）への入力を禁止し、ウィンド
ウパルス（ｂ）がＨとなる期間内に次の同期信号（ｃ−
２）が検出されている場合には同期検出部（Ｉ）からそ
の同期信号（ｃ−２）を各種タイミング発生回路（５）
に入力させ、更に、ウィンドウパルス（ｂ）がＩ］とな
る期間に検出されるべき次の同期信号（ｃ−２）が検出
されなかった場合には同期エラー信号（ｅ）を疑似同期
信号発生器（Ｉ３）及び連続同期エラー検出器（Ｉ４）
に出力するように構成される。

前記疑似同期信号発生器（Ｉ３）は、同期エラー信号（
ｅ）を入力すると同期信号（ｃ−２）が検出されるべき
正規のタイミングにその同期信号（ｃ　−２）と同じ波
形の疑似同期信号（ｆ）を強制的に生成し、前記ウィン
ドウ発生器（Ｉ１）及び各種タイミング発生回路（５）
に入力させるようになっている。

前記連続同期エラー検出器（Ｉ４）は、同期エラー信号
（ｅ）、あるいは、前記パリティチェック回路（９）か
らブロックアドレスの誤りを現すブロックアドレス正誤
判定信号（ｇ）を入力するとカウントアツプされ、同期
エラー信号（ｅ）が所定の時間内に繰り返して入力され
ない時、あるいは、ブロックアドレスが正しいことを現
すブロックアドレス正誤判定信号（ｇ）を入力した時に
リセットされるカウンタを内蔵している。そして、この
カウンタのカウント数が所定値に達すると、同期エラー
が所定のＭ回連続したことを検出して最初の同期信号（
ｃ−１）が誤検出されたものとみなし、モード切換信号
をモード切換回路（２０）に出力するように構成されて
いる。

上記モード切換回路（２０）は、ブロックアドレスの正
誤判定の結果、ブロックアドレスが正しいと判定された
場合には前記同期信号（ｃ−１）が正規の同期信号（ｃ
−１）であるとみなして、同期保護部（Ｉ０）を始動さ
せるように構成されている。

モード切換回路（２０）は、上記の構成に加えて、連続
同期エラー検出器（Ｉ４）からモード切換信号を入力す
ると最初の同期信号を検出する動作モードに動作モード
を切戻し、同期保護部（Ｉ０）の動作を、この後にパリ
ティチェック回路（９）のブロックアドレス正誤判定に
より同期信号が正規の同期信号と判定されるまで停止さ
せるように構成されている。

次に、同期検出回路の動作を第２図に基づき説明する。

この同期検出回路は動作を開始すると、まず、第１の検
出モード（Ｉ）に従った正規の同期信号の検出および正
規の同期信号をもとにしたデータの書き込みが行われる
。

即ち、同期検出部（Ｉ）において最初の同期信号（ｃ−
１）を検出して（ＳＬ）、各種タイミング発生回路（５
）とウィンドウ発生器（Ｉ１）に入力される。

これにより、一方では、各種タイミング発生回路（５）
で各種タイミング信号が発生され（Ｓ２）、他方ではウ
ィンドウ発生器（Ｉ１）で検出モードの変換に備えて最
初のウィンドウパルス（ｂ−１）が生成される（Ｓ３）
。そして、各種タイミング発生回路（５）において前記
同期信号（ｃ−１）をもとに設定された所定のタイミン
グでシリアル・パラレル変換回路（７）のデータをパリ
ティチェック回路（９）に読出し、ブロックアドレスの
正誤判定、即ち、パリティチェックが行われる（ｓ４）
。

このパリティチェック（Ｓ４）においてエラーありと判
定された場合には、同期検出部（Ｉ）による同期信号（
ｃ−２）を検出する段階（ｓｌ）からパリティチェック
（Ｓ４）までの動作が繰り返される。パリティチェック
（Ｓ４）においてブロックアドレスが正しいと判定され
た場合には、最初に検出された同期信号（ｃ−１）は正
規の同期信号であるとみなされ、所定のタイミングでシ
リアル・パラレル変換回路（７）からメモリ書き込み回
路（８）を介してメモリにデータが書き込まれる（ｓ５
）。また、同時にモード切換回路（２ｏ）によって検出
モードが第１の検出モード（Ｉ）から第２の検出モード
（ＩＩ）に切換えられ、同期保護部（Ｉｏ）が始動され
る。

第２の検出モード（ＩＩ）においては、同期保護部（Ｉ
０）の同期識別回路（Ｉ２）に入力されたウィンドウパ
ルス（ｂ）がＨとなっている間に次に検出されるべき同
期信号（ｃ−２）が検出されたが否かを判定することに
より、同期検出部（Ｉ）によって次の正規の同期信号（
ｃ−２）が検出されたか否かが判定される（Ｓ６）。こ
の判定において次の正規の同期信号（ｃ−２）が検出さ
れないと判定された場合には、同期エラーが発生してい
るものとみなされ、連続同期エラー検出器（Ｉ４）によ
って同期エラーがＭ回以上連続して発生しているか否か
が判定される（Ｓ７）。そして、同期エラーがＭ回以上
連続して発生していると判定された場合には最初の同期
信号（ｃ−１）が誤検出されたものとみなされ、モード
切換回路（２０）により検出モードが第２の検出モード
（ＩＩ）から第１の検出モード（Ｉ）に切戻される。

同期エラーがＭ回以上連続して発生していないと判定さ
れた場合には、疑似同期信号発生器（Ｉ３）によって次
の正規の同期信号（ｃ−２）に対応する疑似同期信号（
ｆ）を強制的に生成し、各種タイミング発生回路（５）
およびウィンドウ発生器（Ｉ１）に入力させる（Ｓ８）
。

次の同期信号（ｃ−２）が正規の同期信号（ｃ−２）で
あるか否かを判定する段階（Ｓ６）において、正規の同
期信号（ｃ−２）であると判定された場合には、同期識
別回路（Ｉ２）がその同期信号（ｃ−２）を各種タイミ
ング発生回路（５）およびウィンドウ発生器（Ｉ１）に
入力させる。そして、一方では、各種タイミング発生回
路（５）でこの同期信号（ｃ−２）あるいは疑似同期信
号（ｆ）をもとにして各種タイミング信号を発生させ（
Ｓ９）、他方では、同期信号（Ｃ２）あるいは疑似同期
信号（ｆ）をもとにしてウィンドウ発生器（Ｉ１）でま
た次に検出される同期信号の正誤判定に使用するウィン
ドウパルス（ｂ）が生成される（３１０）。

各種タイミング信号が発生すると（Ｓ９）、所定のタイ
ミングでパリティチェック回路（９）がブロックアドレ
スのパリティチェックを実行しく５１１）、ブロックア
ドレスのエラーがある場合には連続同期エラー検出器（
Ｉ４）にブロックアドレスの誤りを現すブロックアドレ
ス正誤判定信号（ｇ）が入力され、連続同期エラー検出
器（Ｉ４）が計測した連続エラー発生回数がカウントア
ツプされる。

したがって、例えば第３回に示すように、同期信号（ｃ
−３″）が、ウィンドウパルス（ｂ）がＨとなる期間で
はあるが正規のタイミングからずれたタイミングで検出
される場合には、パリティチェック回路（９）において
ブロックアドレスが誤りと判定されているので、この判
定結果を現すブロックアドレス正誤判定信号（ｇ）を入
力することにより同期エラーが発生したものとしてカウ
ントアツプされるごとになる。

この後、連続同期エラー検出器（Ｉ４）は、そのエラー
がＭ回以上連続して発生したか否かを判定する（Ｓ１２
）。この判定において、エラーがＭ回以上連続して発生
したと判定された場合には、それ以後エラーが長く連続
して発生することを防止するため、検出モードが元の第
１の検出モード（Ｉ）に切戻され、再び同期検出部（Ｉ
）により同期信号を検出する段階（Ｓｌ）以降の各段階
が繰り返されることになる。また、連続同期エラー検出
器（Ｉ４）で同期エラーがＭ回以上連続するか否かを判
定する段階（Ｓｊ２）においてエラーの連続がＭ回未満
にとどまる場合、あるいは、ブロックアドレスのパリテ
ィチェックの段階（Ｓｌｌ）でエラーが無いと判定され
た場合には、その同期信号（ｃ−２）に対応するデータ
をシリアル・パラレル変換回路（′ｌ）からメモリ書き
込み回路（８）を介してメモリに書き込んだ後（Ｓ１３
）、元の第１の検出モード（Ｉ）に戻ることなく、同期
識別回路（Ｉ２）においてその次に同期検出部（Ｉ）で
検出された同期信号が正規の同期信号であるか否かを判
定する段階（Ｓ６）に戻り、これ以降の各段階からなる
第２の動作モード（Ｉ１）が繰り返される。

上記のように、この同期検出回路においては、まず、第
１の検出モード（Ｉ）にしたがってパリティチェック回
路（９）において最初の正規の同期信号（ｃ−１）を検
出し、最初の正規の同期信号（ｃ−１）が検出されたと
きに検出モードが切り換えられ、この同期信号（ｃ−１
）が最初の同期信号（ｃ−１）として同期保護部（Ｉ０
）が始動される。したがって、同期保護部（Ｉ０）に最
初の同期信号として導入される同期信号が正規の同期信
号であることについて、かなり確実な保証が与えられる
ことになる。それゆえ、同期保護部（Ｉ０）内で最初の
同期信号の誤りを発見する動作が繰り返されることは非
常に稀となり、最初の同期信号が正規の同期信号である
と確認されるまでのエラーとされるデータ量を大幅に減
少させることができる。

また、始動された同期保護部（Ｉ０）が、さらに同期エ
ラーの連続回数にもとづき最初の同期信号（Ｃ１）の正
誤を判定するようにしであるので、第２の検出モード（
ＩＩ）のちとになる最初の同期信号の正誤が二重にチエ
ツクされることになる。したがって、誤検出された同期
信号が同期保護部（Ｉ０）の最初の同期信号とされる確
率は非常に低くなり、最初の同期信号の検出ミスにより
最初の同期信号が正規の同期信号であると確認されるま
でのエラーとされるデータ量を一層大幅に減少させるこ
とができる。

特に、この実施例では、連続同期エラー検出器（Ｉ４）
による最初の同期信号の正誤判定においてパリティチェ
ック回路（９）による同期信号の正誤判定の結果が加味
されているので、連続同期エラー検出器（Ｉ４）による
最初の同期信号の正誤判定が一層正確になされ、誤検出
された同期信号が同期保護部（Ｉ０）の動作の基準とさ
れる確率を一層低くすることができる。また、このよう
にして最初の同期信号を検出するときの同期検出能力を
高めると同時に最初の正規の同期信号が検出された後は
、同期検出部（Ｉ）が検出する同期信号が直接同期保護
部（Ｉ０）に入力され、同期検出部（Ｉ）での正規の同
期信号の見逃しに対しては同期保護部（Ｉ０）で疑似同
期信号を発生させて正規の同期信号が検出されたと同様
の動作を保持させるようにしであるので、同期信号の見
逃しによるエラーの増大が防止される。

〔発明の効果〕

本発明の同期検出回路によれば、以上のように、パリテ
ィチェック回路によって正規の同期信号と判定された同
期信号が同期保護部に最初に入力される同期信号とされ
るので、同期保護部に最初に入力される同期信号を正規
の同期信号とすることにかなり高度の保証が与えられる
ことになり、同期保護部内で最初の同期信号の正誤判定
が繰り返される確率を大幅に低下させることができる。

したがって、同期保護部内で最初の同期信号の正誤判定
が繰り返されることによりデータがエラーとされる確率
に大幅に減少される。また、同期保護部に最初に入力さ
れる同期信号の正誤がパリティチェック回路と同期保護
部とによって二重にチエツクされるので、誤検出の同期
信号を最初の同期信号とする同期検出がこれらの正誤判
定期間を超えて誤って続行される確率が非常に低くなり
、このような誤った同期検出の続行によりエラーが発生
するのをほぼ確実に防止できる。

また、第２の検出モード（ＩＩ）においては、誤検出さ
れた同期信号は同期保護部によって除去されるので、同
期信号の誤検出によるエラーの発生を防止できる一方、
同期信号の見逃しが生じたときには同期保護部で正規の
同期信号に対応する疑似同期信号を生成させてタイミン
グ発生回路に入力させるので、同期信号の見逃しによる
エラーの発生率を低くすることができる。そして、上記
の諸効果が相乗的に作用することにより全体としてのエ
ラーの発生を大幅が減少されるのである。

また、特に第２の検出モード（ＩＩ）において、同期保
護回路での最初の同期信号の正誤の判定に並行してパリ
ティチェック回路により同期信号の正誤判定を判定し、
この両方の判定結果から総合的に最初の同期信号の正誤
を判定するように構成する場合には、同期保護部での最
初の同期信号の正誤判定を一層厳格にすることができる
などの効果を奏する。

【図面の簡単な説明】

第１図ないし第３図は本発明の一実施例を示すものであ
って、第１図は同期検出回路のブロック回路図、第２図
はアルゴリズムを示すフロー図、第３図は同期検出回路
内の各信号の波形及びそのタイミングを例示するタイミ
ング図である。第４図は一般的な記録再生データの構成
を示す模式図である。第５図は同期保護回路を備える従
来の同期検出回路のブロック回路図、第６図はその同期
検出回路で使用される各信号の波形及びタイミン　ｑ グを示すタイミング図、第７図は最初の同期信号が誤検
出された場合の第５図に相当する各信号の波形及びタイ
ミングを示すタイミング図である。 （５）は各種タイミング発生回路、（７）はシリアル・
パラレル変換回路、（８）はメモリ書き込み回路、（９
）はパリティチェック回路、（Ｉ０）は同期保護部、（
２０）はモード切換回路である。

Claims (1)

1. 【特許請求の範囲】 １、所定長のブロックに分割され、各ブロックにその先
   頭であることを示す同期信号と、ブロック識別用のブロ
   ックアドレスと、ブロックアドレスの正誤判定用のパリ
   ティが付加されたディジタルデータを再生した再生デー
   タの同期信号を検出し、シリアル・パラレル変換回路に
   入力された前記再生データをメモリに書き込むメモリ書
   き込み回路の動作タイミングを制御するタイミング発生
   回路に前記同期信号を出力する同期信号検出回路であっ
   て、 再生データから同期信号を分離して出力する同期検出部
   と、同期検出部から出力された同期信号を基準として次
   に正規の同期信号が検出されるべき検出期間外に同期信
   号が検出されたときにはその同期信号のタイミング発生
   回路への入力を禁止し、その検出期間内に次の同期信号
   が検出された場合にはこの同期信号を正規の同期信号と
   みなしてタイミング発生回路に入力させ、その検出期間
   内に次の同期信号が検出されない同期エラーが発生した
   場合に次の同期信号に対応する疑似同期信号を生成して
   タイミング発生回路に入力させ、同期エラーが連続して
   発生する場合にその連続発生回数に基づき最初に同期保
   護部に入力された同期信号が誤検出であることを検出す
   る同期保護部とを備え、最初に同期保護部に入力された
   同期信号が誤検出であることが検出された後に同期保護
   部に入力された同期信号を新たな最初の同期信号として
   この同期信号が連続エラー発生回数に基づいて正誤の判
   定をされるまで最初の同期信号入力からその正誤の判定
   までの同期検出部及び同期保護部の一連の動作を繰り返
   させるように構成した同期検出回路において、 同期検出部が検出した同期信号をもとにして前記タイミ
   ング発生回路が設定する所定のタイミングでブロックア
   ドレスの正誤を判定することにより同期検出部で検出さ
   れた同期信号の正誤を判定するパリティチェック回路と
   、同期信号の検出モードを切り換えるモード切換回路と
   を設け、このモード切換回路は、パリティチェック回路
   が最初に同期信号を正規の同期信号と判定した時に検出
   モードを、同期保護部の作動を停止させた状態で前記同
   期検出部が検出した同期信号をもとにしてブロックアド
   レスの正誤を前記パリティチェック回路に判定させるこ
   とにより同期信号の正誤を判定させる第１の検出モード
   （ I ）から、同期保護部において同期エラーの連続発
   生回数に基づき最初の同期信号の正誤を判定する第２の
   検出モード（II）に切り換え、同期保護部において同期
   エラーの連続発生回数に基づき最初の同期信号が誤検出
   によるものと判定されたときに検出モードを第２の検出
   モード（II）から第１の検出モード（ I ）に切り換え
   るように構成されていることを特徴とする同期検出回路
   。