JPH02226552A - 再生ブロックアドレス発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばＰＣＭオーディオやディジタルＶＴＲ
等のブロックインターリーブ方式で記録されたディジタ
ルデータの再生時に使用される再生ブロックアドレス発
生器に関するものである。

〔従来の技術〕

一般に、記録再生装置においては、記録時あるいは再生
時に記録媒体の欠陥等によるドロップアウト、ノイズに
よるデータの検出誤り等によって、再生時に種々のデー
タ誤りを生じることが知られている。

再生時のデータ誤りのうち、例えば１ビツトだけに誤り
が生じているランダム誤りの場合には、その誤りを生じ
た箇所が検出できれば、その周囲のデータから誤りが生
じた箇所の記録内容を推定して復元することにより、誤
りを訂正することができる。しかし、誤りが複数ビット
にわたって連続して起こるバースト誤りでは、このよう
な誤り訂正を実施することができない。

ブロックインターリーブ方式は、データを所定長のブロ
ックに分割し、各ブロックの順序を並び変えて記録する
記録方式である。この記録方式によれば、並び変えられ
たデータについて発生したバースト誤りを、再生時にデ
ータの並びを元に戻すこと（デインターリーブ）により
分散させてランダム誤り化し、誤り訂正により正しいデ
ータを復元できるようになる。

したがって、上記の記録方式を採用する場合には、通常
、再生時のデインターリーブに備えて、各ブロックのデ
ータの先頭に各ブロックの先頭であることを示す同期信
号と、ブロック識別用のブロックアドレスとが付される
。そして、再生時には各ブロックの順序を元に戻すため
、第７図に示すように、再生信号から同期信号（Ｓｙｎ
ｃ）を検出した後（Ｓｌｌ）、その同期信号に対応する
ブロックのブロックアドレスを検出しく３１２）、この
ブロックアドレスをメモリ書き込みアドレスとして各ブ
ロックのデータがブロックデインターリーブ用メモリの
ブロックアドレスで示される領域に書き込まれる（Ｓ１
３）。

〔発明が解決しようとする課題〕

しかしながら、この従来の方法によれば、もし、再生時
にブロックアドレスに誤りが発生していれば、そのブロ
ックのデータはブロックデインターリーブ用メモリの誤
った領域に格納されることになる。また、もし、ブロッ
クアドレスがドロップアウト等により欠落した場合には
、そのブロックのデータが消失することになり、データ
を正しく復元できなくなるという問題がある。

〔課題を解決するための手段〕

本発明に係る再生ブロックアドレス発生器は、上記の課
題を解決するために、ブロックインターリーブ方式によ
り記録され、かつ、各ブロックのデータに、同期信号と
、ブロック識別用のブロックアドレスと、ブロックアド
レスの正誤判定用のパリティ（あるいはパリティコード
）とが付されたディジタルデータの再生時にブロックデ
インターリーブ用メモリへのメモリ書き込み用ブロック
アドレスが自動的に発生する再生ブロックアドレス発生
器であって、最初の同期信号を検出する同期検出回路と
、最初の同期信号をもとに設定されたタイミングで最初
のブロックアドレスの正誤を判定するパリティチェック
回路と、最初のブロックアドレスに誤りがなければ再生
されたブロックアドレスをもとにして所定の周期ごとに
前記メモリ書き込み用ブロックアドレスを順次発生する
再生アドレス発生回路とを備えたことを特徴としている
。

〔作　用〕

上記の構成により、再生された各ブロックのデータに正
しいブロックアドレスを付してブロックデインターリー
ブ用メモリに誤りなく格納できることになる。

すなわち、同期検出回路により再生信号中から同期信号
が検出されると、パリティチェック回路において最初に
検出された同期信号の付されたブロックのブロックアド
レスの正誤が判定される。

そして、この最初のブロックアドレスが正しければ再生
アドレス発生回路が始動され、正しいと判定された最初
のブロックアドレスをもとにして所定の周期ごとに前記
メモリ書き込み用ブロックアドレスが出力される。した
がって、再生アドレス発生回路からこのメモリ書き込み
用ブロックアドレスが出力され始めると、再生信号から
再生されたブロックアドレスが誤っていたり、欠落して
いたりしても、再生アドレス発生回路から正規の再生ブ
ロックアドレスに対応する再生ブロックアドレスが得ら
れるので、この再生ブロックアドレスを用いて当該ブロ
ックアドレスに対応するデータをデインターリーブ用メ
モリの正しい領域に格納できることになる。

〔実施例〕

本発明の一実施例を第１図ないし第６図に基づいて説明
すれば、以下の通りである。

まず、再生すべきデータは、次のようにして記録される
。

即ち、例えば第２図（ａ）に示すように、記録時に１ト
ラツクのデータが所定長のブロックＢＯ＋Ｂ　ｌ　＋　
８２　＋・・・＋Ｂｎ−１に分割され、各ブロックの順
番が所定の規則にしたがって例えば第２図（ｂ）に示す
ように並び変えられ、第２図（Ｃ）に示すように各ブロ
ックにその順序を示すブロックナンバ（＃０〜＃ｎ−１
）と、再生時に各データを書き込むべきデインターリー
ブ用メモリの領域を示すブロックアドレスＢ　６　’　
＋　　Ｂ　ｌ　’　＊　　Ｂ　２°＋Ｂ３Ｚ　・・・Ｂ
　ｎ−１゛とが与えられる。そして、第２図（ｄ）に示
すように、各ブロックの先頭には、同期信号（シンク）
と、ブロック識別用のブロックアドレスＢ　Ｏ’＋　　
Ｂ％＋　　Ｂ！Ｚ　　Ｂ：１“、・・・＋ＢＰｌ−１゛
と、ブロックアドレスの正誤判定用のパリティとを付し
て記録される。

上記再生ブロックアドレス発生器は、第１図に示すよう
に、この記録を再生した再生信号を入力し、同期信号を
検出する同期検出回路１を有している。この同期検出回
路１は、正常な同期信号を検出できるように構成される
一方、誤検出された同期信号を排除するとともに、同期
信号の見逃しが生じた時に疑似同期信号を形成して本来
の同期信号と同じタイミングで出力する公知の同期保護
機能を有するように構成されている。同期検出回路１で
分離された同期信号（あるいは疑似同期信号）を入力す
る各種同期信号発生回路２は、この同期信号をもとにし
て後述するパリティチェック回路３および再生ブロック
アドレス発生回路４の動作タイミングを支配する各種の
同期信号（あるいはタイミング信号）を発生するように
構成される。

同期検出回路１で同期信号を分離された再生信号のうち
ブロックアドレスとパリティとは、同期検出回路１で各
トラックの同期信号を最初に検出した時にパリティチェ
ック回路３に入力され、このパリティチェック回路３は
所定のタイミングで入力したブロックアドレスの正誤を
判定し、ブロックアドレスに誤りがなければカウントロ
ード指令を出力するようになっている。

なお、パリティチェック回路３のカウントロード指令は
、最初にブロックアドレスに誤りが無いと判定したとき
のみ出力され、その後に繰り返し同期信号が検出されブ
ロックアドレスに誤りが無いと判定したときには出力さ
れない。

前記再生ブロックアドレス発生回路４は、同期検出回路
１で同期信号を分離された再生信号のブロックアドレス
を入力とし、そのブロックアドレスに対応するブロック
ナンバを出力とする第ｌＲＯＭ４１と、パリティチェッ
ク回路３のカウントロード指令によって前記第ｌＲＯＭ
４１の出力するブロックナンバを初期値として入力し、
以後、所定の同期周期ごとに＋１ずつのインクリメント
を行うカウンタ４２と、このカウンタ４２のカウント数
をブロックナンバとして入力し、このブロックナンバに
対応する再生ブロックアドレスを出力する第２ＲＯＭ４
３とで構成されている。

次に、第３図ないし第６図に基づき、この再生ブロック
アドレス発生器を使用した再生信号のブロックデインタ
ーリーブ用メモリへの書き込み方法について説明する。

前述したように記録を再生した再生信号を入力すると、
同期検出回路１によって各トラックの最初のブロックの
最初にある同期信号（１’５ｔＳｙｎｃ）を検出した後
（Ｓ　１　）　、パリティチェック回路３においてその
最初のブロックのブロックアドレス、すなわち、最初の
ブロックアドレス（１ｓｔアドレス）のチエツクが行わ
れる（Ｓ２）。

上記のｌ’ｓｔアドレスチエツク（Ｓ２）において、エ
ラー（誤り）と判定された場合には、パリティチェック
回路３はカウントロード指令を出力せず、したがって、
第ｌＲＯＭ４１からカウンタ４２への初期値は入力され
ない。そして、次のブロックの最初の同期信号の検出が
確認されると（Ｓ　１　）　、再び１°　ｓｔアドレス
チエツク（Ｓ２）が実行される。このようにして最初の
同期信号検出（Ｓｌ）とｌ’ｓｔアドレスチエツク（Ｓ
２）とは、ｌ’ｓｔアドレスチエツク（Ｓ２）の段階に
おいてそのブロックのブロックアドレスに誤りがないと
判定されるまで繰り返される。

そして、ｌ’ｓｔアドレスチエツク（Ｓ２）の段階にお
いてブロックアドレスに誤りがないと判定されると、最
初の１回に限ってパリティチェック回路３がカウントロ
ード指令を出力し、同時に第ｌＲＯＭ４１に入力される
ブロックアドレスに対応するブロックナンバがカウンタ
４２に初期値として入力され、再生ブロックアドレス発
生回路４が作動状態に入る（Ｓ３）。

したがって、各トラックの最初のブロックの同期信号が
検出され、そのときのブロックアドレスに誤りがないと
判定された場合には、第４回に示すように、最初のブロ
ックアドレスＢ０”に対応するブロックナンバ“０”が
カウンタ４２に入力され、以後、カウンタ４２は１回期
周期ごとに＋１ずつインクリメントを行う。

また、そのトラックの最初のブロックの同期信号の検出
ができずにに番目のブロックになって初めて同期信号が
検出され、そのときのブロックアドレスに誤りがないと
判定された場合には、第５図に示すように、そのブロッ
クアドレスＢｍ’　を入力した第ｌＲＯＭ４１がこれに
対応するブロックナンバｋを出力し、カウントロード指
令を受けたカウンタ４２が初期値としてブロックナンバ
ｋを入力し、以後、カウンタ４２は１回期周期ごとに＋
１ずつインクリメントを行うことになる。

そして、カウンタ４２のカウントが開始されると、第２
ＲＯＭ４３がそのカウント数をブロックナンバとして入
力し、第２ＲＯＭ４３はこのブロックナンバに対応する
再生ブロックアドレスＢＯ″あるいはＢｋ″を出力する
。そして、この再生ブロックアドレスＢ０”あるいはＢ
ｋＩＩをメモリ書き込み用ブロックアドレスとして、再
生信号のデータをブロックデインターリーブ用メモリに
書き込む（Ｓ４）。

以後のブロックについては、そのブロックの同期信号を
検出した後（Ｓ５）、再生ブロックアドレス発生回路４
が正しい再生ブロックアドレスを発生しくＳ６）、この
再生ブロックアドレスをメモリ書き込み用ブロックアド
レスとして再生信号のデータをブロックデインターリー
ブ用メモリに書き込む（Ｓ７）というプログラムが繰り
返される。

一旦、上記のようなプログラムが開始されると、例えば
第６図に示すように、ｍ番目のブロック、あるいは、こ
れに連続してｍ＋１番目のブロックのブロックアドレス
に誤りがあると判定された場合であっても、再生ブロッ
クアドレス発生回路４が正しいブロックアドレスから１
回期周期毎に順に出力する正しい再生ブロックアドレス
Ｂ。

Ｂ、や、、・・・をメモリ書き込み用ブロックアドレス
として、各ブロックのデータがブロックデインターリー
ブ用メモリに書き込まれる。したがって、そのデータは
ブロックデインターリーブ用メモリの正しい領域に書き
込まれることになり、これによって再生ブロックアドレ
スの誤りによる二重書き込みや再生ブロックアドレスの
欠落による°データの消失を防止することができる。

〔発明の効果〕

本発明の再生ブロックアドレス発生器は、以上のように
、ブロックインターリーブ方式により記録され、かつ、
各ブロックのデータに、同期信号と、ブロック識別用の
ブロックアドレスと、ブロックアドレスの正誤判定用の
パリティとが付されたディジタルデータの再生時に、ブ
ロックデインターリーブ用メモリへのメモリ書き込み用
ブロックアドレスが自動的に発生する再生ブロックアド
レス発生器であって、最初の同期信号を検出する同期信
号検出回路と、最初の同期信号をもとに設定されたタイ
ミングで最初のブロックアドレスの正誤を判定するパリ
ティチェック回路と、最初のブロックアドレスに誤りが
ないと判定された時以後、再生されたブロックアドレス
をもとにして所定のｌｉ１期ごとに前記メモリ書き込み
用ブロックアドレスを順次発生する再生アドレス形成部
とを備えている構成である。

これにより、同期検出回路によって最も早く検出される
同期信号をもとにそのブロックのブロックアドレスの正
誤をパリティチェック回路で判定し、誤りがない時に再
生ブロックアドレス発生回路を始動させ、この再生ブロ
ックアドレス発生回路が以後、再生信号に含まれたブロ
ックアドレスの有無及び正誤に関係なく所定のタイミン
グで正しい再生ブロックアドレスを出力するので、この
再生ブロックアドレス発生器が出力する正しい再生ブロ
ックアドレスをメモリ書き込み用ブロックアドレスとし
て、そのブロックのデータをブロックデインターリーブ
用メモリに書き込むことができる。したがって、再生ブ
ロックアドレスの誤りによる二重書き込みや再生ブロッ
クアドレスの欠落によるデータの消失を防止できるとい
う効果を奏する。

【図面の簡単な説明】

第１図ないし第６図は本発明の一実施例を示すものであ
って、第１図は再生ブロックアドレス発生器のブロック
回路図、第２図（ａ）は記録側におけるデータのブロッ
ク化を示すデータの構成図、第２図（ｂ）は記録側でブ
ロックインターリーブされたデータの構成図、第２図（
Ｃ）はブロックインターリーブされたデータのブロック
ナンバとブロックアドレスによる重み付けを説明する説
明図、第２図（ｄ）は各ブロックの信号列の構成図、第
３図は再生時のブロックデインターリーブ用メモリへの
データ書き込み方法を示すフロー図、第４図は１トラツ
クの最初のブロックの同期検出時にブロックアドレスに
誤りなしと判定された場合の再生ブロックアドレス発生
器内の各部における信号のタイミング図、第５図は１ト
ラツクのに番目のブロックで初めて同期検出に成功し、
そのブロックのブロックアドレスに誤りがないと判定さ
れた場合の再生ブロック回路の各部における信号のタイ
ミング図、第６図は再生ブロックアドレス発生器が始動
した後にブロックアドレスにエラーが発生した場合の各
回路内の各部における信号のタイミング図である。第７
図は従来の再生時のブロックデインターリーブ用メモリ
へのデータ書き込み方法を示すフロー図である。 １は同期検出回路、３はパリティチェック回路、４は再
生ブロックアドレス発生回路である。 特許出願人　　　　シャープ　株式会社第　１　図 Ｓｌ 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、ブロックインターリーブ方式により記録され、かつ
   、各ブロックのデータに、同期信号と、ブロック識別用
   のブロックアドレスと、ブロックアドレスの正誤判定用
   のパリテイとが付されたディジタルデータの再生時に、
   ブロックデインターリーブ用メモリへのメモリ書き込み
   用ブロックアドレスが自動的に発生する再生ブロックア
   ドレス発生器であって、 最初の同期信号を検出する同期信号検出回路と、最初の
   同期信号をもとに設定されたタイミングで最初のブロッ
   クアドレスの正誤を判定するパリテイチェック回路と、
   最初のブロックアドレスに誤りがないと判定された時以
   後、再生されたブロックアドレスをもとにして所定の周
   期ごとに前記メモリ書き込み用ブロックアドレスを順次
   発生する再生アドレス形成部とを備えていることを特徴
   とする再生ブロックアドレス発生器。