JPH02206094A - 不揮発性半導体記憶装置の電圧供給回路 - Google Patents
不揮発性半導体記憶装置の電圧供給回路Info
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- JPH02206094A JPH02206094A JP1026990A JP2699089A JPH02206094A JP H02206094 A JPH02206094 A JP H02206094A JP 1026990 A JP1026990 A JP 1026990A JP 2699089 A JP2699089 A JP 2699089A JP H02206094 A JPH02206094 A JP H02206094A
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- Japan
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- voltage
- power supply
- circuit
- supply circuit
- eprom
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、書き換え可能たとえば電気的にプログラム
可能で紫外線消去可能な不揮発性半導体記憶装置の電圧
供給回路に関するものである。
可能で紫外線消去可能な不揮発性半導体記憶装置の電圧
供給回路に関するものである。
近年、０４機器やマイクロプロセッサの急速な普及に伴
い、データの書き換え可能なＲＯＭたとえばＥＦＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂ
ｌｅ ＲＯＭ）も大容量化の要望を受け、１Ｍビットク
ラスの製品まで市場にでてきている。
い、データの書き換え可能なＲＯＭたとえばＥＦＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂ
ｌｅ ＲＯＭ）も大容量化の要望を受け、１Ｍビットク
ラスの製品まで市場にでてきている。
この不揮発性半導体記憶装置の大容量化に対して、チッ
プ供給メーカに技術的に要求されている課題は、つぎの
３項目に要約される。
プ供給メーカに技術的に要求されている課題は、つぎの
３項目に要約される。
すなわち、＋ＩＩＥＦＲＯＭ素子の微細化によるチップ
面積の縮小化、（２）プログラム電圧の低電圧化と高速
プログラム、（３）低消費電力を可能とする周辺回路の
ＣＭＯ５化、である。
面積の縮小化、（２）プログラム電圧の低電圧化と高速
プログラム、（３）低消費電力を可能とする周辺回路の
ＣＭＯ５化、である。
以下説明のために、データ消去状態のＥＰＲＯＭ素子の
ゲートしきい値電圧をＶＴＭψ、データプログラム状態
のしきい値電圧をＶＴＭＩ と略式符号化する。ＶＴＭ
φはＥＰＩＩＯＭ素子の形状と基板濃度に依存しており
、前記（１）のＥＰＲＯＭ素子の微細化に伴いセル形状
も限定されることから、基板濃度の寄与は太き（なって
いる。一方前記（２）のプログラム電圧の低電圧化に対
してＥＰＲＯＭ素子を用いた製品の動作マージンの確保
から低いＶＴＭφが必要となってくるが、低いＶＴＭφ
は基板濃度も薄くなるためブログラム時間に対し不利に
なってくる。つまり、高速プログラムには基板濃度が濃
い状態が好ましく、その場合必然的にＶＴＭφは増加し
プログラム特性は向上するが、動作マージンが高く狭く
なるため、プログラム電圧の低電圧化とは和犬れないこ
ととなる。
ゲートしきい値電圧をＶＴＭψ、データプログラム状態
のしきい値電圧をＶＴＭＩ と略式符号化する。ＶＴＭ
φはＥＰＩＩＯＭ素子の形状と基板濃度に依存しており
、前記（１）のＥＰＲＯＭ素子の微細化に伴いセル形状
も限定されることから、基板濃度の寄与は太き（なって
いる。一方前記（２）のプログラム電圧の低電圧化に対
してＥＰＲＯＭ素子を用いた製品の動作マージンの確保
から低いＶＴＭφが必要となってくるが、低いＶＴＭφ
は基板濃度も薄くなるためブログラム時間に対し不利に
なってくる。つまり、高速プログラムには基板濃度が濃
い状態が好ましく、その場合必然的にＶＴＭφは増加し
プログラム特性は向上するが、動作マージンが高く狭く
なるため、プログラム電圧の低電圧化とは和犬れないこ
ととなる。
また、通常のＥＰＲＯＭ素子をプログラムする時は、ゲ
ートとドレインにプログラム電圧を印加し、ＥＰＲＯＭ
素子のチャンネル領域を流れるチャンネル・ホソトレク
トロンをゲートに印加されたプログラム電圧により酸化
膜に貫通させ、中間層に蓄積させる。このように、ＥＰ
ＲＯＭ素子にプログラム電圧を供給するために、電源回
路および高圧電源回路の２種類の外部からの電源系を必
要とするため、前記（３）の周辺回路のＣＭＯ３化を困
難なものとしている。
ートとドレインにプログラム電圧を印加し、ＥＰＲＯＭ
素子のチャンネル領域を流れるチャンネル・ホソトレク
トロンをゲートに印加されたプログラム電圧により酸化
膜に貫通させ、中間層に蓄積させる。このように、ＥＰ
ＲＯＭ素子にプログラム電圧を供給するために、電源回
路および高圧電源回路の２種類の外部からの電源系を必
要とするため、前記（３）の周辺回路のＣＭＯ３化を困
難なものとしている。
また外部の電源系が２種類であることは、ＥＰＲＯＭ素
子の微細化並びにプログラムの低電圧化および高速化に
対しても傷害の原因になっている。
子の微細化並びにプログラムの低電圧化および高速化に
対しても傷害の原因になっている。
したがって、この発明の目的は、単一電源にすることが
できる不揮発性半導体記憶装置の電圧供給回路を提供す
ることである。
できる不揮発性半導体記憶装置の電圧供給回路を提供す
ることである。
この発明の不揮発性半導体記憶装置の電圧供給回路は、
ＥＰＲＯＭ素子と、このＥＰＲＯＭ素子のゲートおよび
ドレインに電源電圧を供給する電源回路と、前記ＥＰＲ
ＯＭ素子の半導体基板のウェルおよびソースに前記電源
電圧と反対の極性をもちかつ前記電源電圧との差がプロ
グラム電圧となる電圧を供給する極性反転回路とを備え
たものである。
ＥＰＲＯＭ素子と、このＥＰＲＯＭ素子のゲートおよび
ドレインに電源電圧を供給する電源回路と、前記ＥＰＲ
ＯＭ素子の半導体基板のウェルおよびソースに前記電源
電圧と反対の極性をもちかつ前記電源電圧との差がプロ
グラム電圧となる電圧を供給する極性反転回路とを備え
たものである。
この発明の構成によれば、ＥＰＲＯＭ素子のゲートおよ
びドレインには電源回路より電源電圧が印加され、ＥＰ
ＲＯＭ素子の半導体基板のウェルおよびソースには極性
反転回路より前記電源電圧と反対の極性をもちかつ電源
電圧との差がプログラム電圧となる電圧が印加される。
びドレインには電源回路より電源電圧が印加され、ＥＰ
ＲＯＭ素子の半導体基板のウェルおよびソースには極性
反転回路より前記電源電圧と反対の極性をもちかつ電源
電圧との差がプログラム電圧となる電圧が印加される。
このため、ゲート・ソース間およびソース・ドレイン間
にプログラム電圧が印加されたこととなる。したがって
、単一電源によりプログラム電圧を供給することができ
る。
にプログラム電圧が印加されたこととなる。したがって
、単一電源によりプログラム電圧を供給することができ
る。
またプログラム電圧がＥＰＲＯＭ素子の個々のＭＯＳ
）ランジスタに印加されないので、ＭＯＳ ）ランジス
タに対し高圧化の工夫を特に必要としない。
）ランジスタに印加されないので、ＭＯＳ ）ランジス
タに対し高圧化の工夫を特に必要としない。
この発明の一実施例を第１図ないし第４図に基づいて説
明する。すなわち、この不揮発性半導体記憶装置の電圧
供給回路は、ＥＰＲＯＭ素子１と、電源回路２と、極性
反転回路３とを有する。
明する。すなわち、この不揮発性半導体記憶装置の電圧
供給回路は、ＥＰＲＯＭ素子１と、電源回路２と、極性
反転回路３とを有する。
ＥＰＲＯＭ素子１は、第１図に示すように、ｎ型の半導
体基板４内のｐ型のウェル５に形成され、第１導電体−
酸化膜一第２導電体−酸化膜一半導体基板からなる素子
である。ＥＰＲＯＭ素子１の周辺回路はＣＭＯ５（相補
型ＭＯ３）論理回路で構成され、不揮発性半導体装置は
ＥＰＩ？叶素子１を記憶セルＱｍとして紫外線消去およ
び電気的プログラム可能に構成されている。記憶セルＱ
ｍはｎ１ソース・ドレイン拡散層領域６を有する一種の
ｎチャンネル型ＭＯ３電界効果トランジスタであって、
そのゲートＧとチャンネル領域との間にはシリコン酸化
膜７によって周囲と完全に絶縁されたフローティング・
ゲート（導電型半導体）８が位置している。
体基板４内のｐ型のウェル５に形成され、第１導電体−
酸化膜一第２導電体−酸化膜一半導体基板からなる素子
である。ＥＰＲＯＭ素子１の周辺回路はＣＭＯ５（相補
型ＭＯ３）論理回路で構成され、不揮発性半導体装置は
ＥＰＩ？叶素子１を記憶セルＱｍとして紫外線消去およ
び電気的プログラム可能に構成されている。記憶セルＱ
ｍはｎ１ソース・ドレイン拡散層領域６を有する一種の
ｎチャンネル型ＭＯ３電界効果トランジスタであって、
そのゲートＧとチャンネル領域との間にはシリコン酸化
膜７によって周囲と完全に絶縁されたフローティング・
ゲート（導電型半導体）８が位置している。
９は素子分離膜である。
電源回路２は、第２図のようにＥＰＲＯＭ素子１のゲー
トＧおよびドレインＤに電源電圧ＶＤＩ）を供給する。
トＧおよびドレインＤに電源電圧ＶＤＩ）を供給する。
この電源回路２は周辺のＣＭＯ８回路に使用されている
。
。
極性反転回路３は、第２図のように、ＥＰＲＯＭ素子１
の半導体基板４のウェル５およびソースＳに電源電圧Ｖ
ＤＤと反対の極性をもちかつ電源電圧ＶＤＤとの差がプ
ログラム電圧ＶｐＰとなる電圧■ＢＢ−”ＰＰ−■ＤＤ
＞を供給する。これによってＥＰＲＯＭ素子１のゲート
Ｇ・ソース８問およびソースＳ・ドレインＤ間には実質
的にプログラム電圧ＶＰＰが印加されることになり、プ
ログラムが実行可能となる。この場合、電圧ＶＢＢ−（
■ＰＰ−ＶＤＤ）の絶対値はＥＰＩＩＯＭ素子１のプロ
グラム素子の能力に準する値であり、低電圧でプログラ
ムされる素子であれば−（■、。
の半導体基板４のウェル５およびソースＳに電源電圧Ｖ
ＤＤと反対の極性をもちかつ電源電圧ＶＤＤとの差がプ
ログラム電圧ＶｐＰとなる電圧■ＢＢ−”ＰＰ−■ＤＤ
＞を供給する。これによってＥＰＲＯＭ素子１のゲート
Ｇ・ソース８問およびソースＳ・ドレインＤ間には実質
的にプログラム電圧ＶＰＰが印加されることになり、プ
ログラムが実行可能となる。この場合、電圧ＶＢＢ−（
■ＰＰ−ＶＤＤ）の絶対値はＥＰＩＩＯＭ素子１のプロ
グラム素子の能力に準する値であり、低電圧でプログラ
ムされる素子であれば−（■、。
■ＤＤ）の絶対値は必然的に小ざくなる。なお、第２図
に示すように、ウェル６が電源電圧ＶＤＤと反対の極性
をもつ電圧ＶＢＢに固定されている。
に示すように、ウェル６が電源電圧ＶＤＤと反対の極性
をもつ電圧ＶＢＢに固定されている。
第３図は極性反転回路の一例を示すロジ・７り図である
。この回路では容量１０に電荷を蓄積し、容量に印加さ
れている電源電圧■ＤＤを接地電位に切り換えることで
、もう一方の電極の電圧を極性反転させる。極性反転さ
れて出力される電圧ＶＢＢ＝ （ＶＰＰ ＶＤＤ）は
回路定数によって決まり、ＥＰＲＯＭ素子１のプログラ
ム特性に準する。
。この回路では容量１０に電荷を蓄積し、容量に印加さ
れている電源電圧■ＤＤを接地電位に切り換えることで
、もう一方の電極の電圧を極性反転させる。極性反転さ
れて出力される電圧ＶＢＢ＝ （ＶＰＰ ＶＤＤ）は
回路定数によって決まり、ＥＰＲＯＭ素子１のプログラ
ム特性に準する。
第４図はＸデコーダ１１．Ｙデコーダ１２および極性反
転回路３とＥＰＲＯＭ素子１のアレイの構成を示す。Ｘ
デコ、−ダ１１とＹデコーダ１２の信号により所定のＥ
ＰＲＯＭ素子ｌが選択される。この時、全ＥＰＲＯ門素
子１のウェル５とソースＳは−（Ｖ、。
転回路３とＥＰＲＯＭ素子１のアレイの構成を示す。Ｘ
デコ、−ダ１１とＹデコーダ１２の信号により所定のＥ
ＰＲＯＭ素子ｌが選択される。この時、全ＥＰＲＯ門素
子１のウェル５とソースＳは−（Ｖ、。
ＶＤＤ）が印加されている。
この実施例によれば、ＥＰＲＯＭ素子１のゲー）Ｇおよ
びドレインＤには電源回路２より電源電圧ＶＤＤが印加
され、ＥＰＲＯＭ素子１の半導体基板４のウェル５およ
びソースＳには極性反転回路３より電源電圧ｖＤＤと反
対の極性をもちかつ電源電圧■ＤＤとの差がプログラム
電圧ＶＰＰとなる電圧−（ＶＰＰ ’ＤＤ＞が印加さ
れる。このため、ゲート・ソース間およびソース・ドレ
イン間にプログラム電圧が印加されたこととなる。した
がって、単一電源によりプログラム電圧ＶＰＰを供給す
ることができる。またプログラム電圧ＶｐＰがＥＰＲＯ
Ｍ素子１の個々のＭＯＳ ）ランジスタに印加されない
ので、ＭＯＳトランジスタに対し高圧化の工夫を特に必
要としない。
びドレインＤには電源回路２より電源電圧ＶＤＤが印加
され、ＥＰＲＯＭ素子１の半導体基板４のウェル５およ
びソースＳには極性反転回路３より電源電圧ｖＤＤと反
対の極性をもちかつ電源電圧■ＤＤとの差がプログラム
電圧ＶＰＰとなる電圧−（ＶＰＰ ’ＤＤ＞が印加さ
れる。このため、ゲート・ソース間およびソース・ドレ
イン間にプログラム電圧が印加されたこととなる。した
がって、単一電源によりプログラム電圧ＶＰＰを供給す
ることができる。またプログラム電圧ＶｐＰがＥＰＲＯ
Ｍ素子１の個々のＭＯＳ ）ランジスタに印加されない
ので、ＭＯＳトランジスタに対し高圧化の工夫を特に必
要としない。
さらにこの実施例は、電源回路２や極性反転回路３の回
路定数を変化すること等によりＥＰＲＯＭ素子１のプロ
グラム特性に応じることができる。また電源回路２も単
純化できるとともにたとえば通常のＣＭＯＳ製造プロセ
スでＣＭＯＳ論理回路が構成できる。
路定数を変化すること等によりＥＰＲＯＭ素子１のプロ
グラム特性に応じることができる。また電源回路２も単
純化できるとともにたとえば通常のＣＭＯＳ製造プロセ
スでＣＭＯＳ論理回路が構成できる。
なお、前記実施例は、半導体基板４がｎ型でウェル５が
ｐ型であったが、半導体基板４がｐ型でウェル５がｎ型
であってもよい。
ｐ型であったが、半導体基板４がｐ型でウェル５がｎ型
であってもよい。
この発明の不揮発性半導体記憶装置によれば、ＥＦＲＯ
Ｍ素子と、このＥＦＲＯＭ素子のゲートおよびドレイン
に電源電圧を供給する電源回路と、前記ＥＦＲＯＭ素子
の半導体基板のウェルおよびソースに前記電源電圧と反
対の極性をもちかつ前記電源電圧との差がプログラム電
圧となる電圧を供給する極性反転回路とを備えたため、
単一電源によりプログラム電圧を供給することができる
。またプログラム電圧がＥＦＲＯＭ素子の個々のＭＯＳ
）ランジスタに印加されないので、ＭＯＳトランジス
タに対し高圧化の工夫を特に必要としないという効果が
ある。
Ｍ素子と、このＥＦＲＯＭ素子のゲートおよびドレイン
に電源電圧を供給する電源回路と、前記ＥＦＲＯＭ素子
の半導体基板のウェルおよびソースに前記電源電圧と反
対の極性をもちかつ前記電源電圧との差がプログラム電
圧となる電圧を供給する極性反転回路とを備えたため、
単一電源によりプログラム電圧を供給することができる
。またプログラム電圧がＥＦＲＯＭ素子の個々のＭＯＳ
）ランジスタに印加されないので、ＭＯＳトランジス
タに対し高圧化の工夫を特に必要としないという効果が
ある。
第１図はこの発明の一実施例の半導体の説明図、第２図
は電圧を印加するための配線図、第３図は極性反転回路
図、第４図は全体の概略配線図である。 １・・・ＥＦＲＯＭ素子、２・・・電源回路、３・・・
極性反転回路、４・・・半導体基板、５・・・ウェル、
Ｇ・・・ゲート、Ｄ・・・ドレイン、Ｓ・・・ソース、
ＶＤＤ・・・電源電圧、■ｐｐ・・・プログラム電圧、
■ＢＢ・・・反対の極性をもつ電圧 第 第
は電圧を印加するための配線図、第３図は極性反転回路
図、第４図は全体の概略配線図である。 １・・・ＥＦＲＯＭ素子、２・・・電源回路、３・・・
極性反転回路、４・・・半導体基板、５・・・ウェル、
Ｇ・・・ゲート、Ｄ・・・ドレイン、Ｓ・・・ソース、
ＶＤＤ・・・電源電圧、■ｐｐ・・・プログラム電圧、
■ＢＢ・・・反対の極性をもつ電圧 第 第
Claims (1)
- ＥＰＲＯＭ素子と、このＥＰＲＯＭ素子のゲートおよび
ドレインに電源電圧を供給する電源回路と、前記ＥＰＲ
ＯＭ素子の半導体基板のウェルおよびソースに前記電源
電圧と反対の極性をもちかつ前記電源電圧との差がプロ
グラム電圧となる電圧を供給する極性反転回路とを備え
た不揮発性半導体記憶装置の電圧供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026990A JPH02206094A (ja) | 1989-02-06 | 1989-02-06 | 不揮発性半導体記憶装置の電圧供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026990A JPH02206094A (ja) | 1989-02-06 | 1989-02-06 | 不揮発性半導体記憶装置の電圧供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206094A true JPH02206094A (ja) | 1990-08-15 |
Family
ID=12208596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026990A Pending JPH02206094A (ja) | 1989-02-06 | 1989-02-06 | 不揮発性半導体記憶装置の電圧供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206094A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557914A (en) * | 1994-02-07 | 1996-09-24 | S.A.M.P. S.P.A. Meccanica Di Precisione | Twisting machine with external and internal control panels |
| US5828826A (en) * | 1995-07-27 | 1998-10-27 | Sharp Kabushiki Kaisha | Processing apparatus having a nonvolatile memory to which a supply voltage is supplied through a shared terminal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177500A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体記憶装置 |
| JPS6352399A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | イーピーロム |
-
1989
- 1989-02-06 JP JP1026990A patent/JPH02206094A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177500A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体記憶装置 |
| JPS6352399A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | イーピーロム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557914A (en) * | 1994-02-07 | 1996-09-24 | S.A.M.P. S.P.A. Meccanica Di Precisione | Twisting machine with external and internal control panels |
| US5828826A (en) * | 1995-07-27 | 1998-10-27 | Sharp Kabushiki Kaisha | Processing apparatus having a nonvolatile memory to which a supply voltage is supplied through a shared terminal |
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