JPH02206146A - 半導体装置の膜厚測定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の膜厚測定方法、特にエピタキシャ
ル成長層に対する膜厚測定方法に関するものである。

（従来の技術） 従来、このような分野の技術に関するものとしては、例
えばエピタキシャル膜厚計がある。この膜厚計は赤外線
を応用したものであり、再現性良くエピタキシャル成長
層の膜厚を測定できるので、広く用いられている。

しかし、前記膜厚計は高濃度のシリコン基板上にエピタ
キシャル成長層を形成した場合でないと高濃度に測定で
きないという不具合があった。また、この膜厚計はエピ
タキシャル成長層側に上方拡散された位置からエピタキ
シャル成長層表面までを測定するので、元のシリコン基
板とエピタキシャル成長層との界面を正確に測定できな
いという不具合もあった。

上記不具合を解決する膜厚測定技術としては、特公昭５
９−１７５３６号公報に記載されている測定方法がある
。この文献は、単結晶シリコン基板中にＰ形拡散領域を
形成した場合のその拡散領域深さを測定する方法につい
て述べているが、この測定方法を利用してエピタキシャ
ル成長層の膜厚測定を行なうことが可能であり、以下に
その測定方法を説明する。

第２図（ａ）〜（ｅ）は前記文献の方法を用いた従来の
エピタキシャル成長層の膜厚測定方法を示すものであり
、同図（ａ）〜（ｄ）は試料片の製造工程、及び同図（
ｅ）のその試料片による測定方法をそれぞれ示すもので
ある。

第２図（ａ）〜（ｄ）において、それぞれ左側の図は試
料片の正面断面図を示し、これに対応する右側の図はそ
れぞれ正面断面図のＡ−Ａ線断面を示す側面断面図であ
る。先ず第２図（ａ）に示すように、単結晶シリコンか
ら成る半導体基板１の全表面に膜厚１０００人程度０シ
リコン酸化膜から成る誘電体層２を形成する。続いて第
２図（ｂ）に示す如く、誘電体層２の表面上に不純物を
添加しない多結晶シリコン層３を気相成長法で育成する
。

次に第２図（Ｃ）に示すように、多結晶シリコン層３に
ドライエツチングを施し、誘電体層２に達する複数の開
口４をストライプ状に形成する。

その後、開口４内に露出した誘電体層２をぶつ酸系溶液
に浸してエツチング除去し、開口４を半導体基板１に到
達せしめる。これにより、半導体基板１上には、半導体
基板１の露出面５と多結晶シリコン層３の露出面６がス
トライプ状に存在することになる。

次いで第２図（ｄ）の如く、半導体基板１上の全面にエ
ピタキシャル成長を行なわしめる。これにより半導体基
板１の露出面５上にはエピタキシャル成長層７が形成さ
れ、多結晶シリコン層３の露出面６上には多結晶シリコ
ン層８が形成される。

このようにして、膜厚測定用の試料片９が製造される。

その後、試料片９のエピタキシャル成長層７に対する膜
厚測定は、第２図（ｅ）のように行なわれる。第２図（
ｅ）は試料片９の側面断面図とその平面図を示している
。

先ず、半径Ｒの円盤形砥石１０をその回転軸がエピタキ
シャル成長層７及び多結晶シリコン層８のストライプに
対して直交するように配置し、回転研磨を行なって溝１
１を形成する。これによりエピタキシャル成長層７の表
面には研磨端部１２ａ、１２ｂが形成され、多結晶シリ
コン層８の表面には研磨端部１３ａ、１３ｂが形成され
る。また、溝１１内には各層が露出し、半導体基板１と
エピタキシャル成長層７の界面１４ａ、１４ｂ、及び半
導体基板１と誘電体層２の界面１５ａ、１５ｂも露出す
る。

ここに、研磨端部１２ａ、１２ｂ、１３ａ、１３ｂは観
察可能であるが、界面１４ａ、１４ｂは単結晶シリコン
同士の界面であるため、観察不可能である。一方界面１
５ａ、１５ｂは、誘電体層２を成すシリコン酸化膜が干
渉色を有するもので光学的に観察可能である。それ故、
研磨端部１２ａと界面１５ａ間もしくは研磨端部１２ｂ
と界面１５ｂ間の距離１、及び界面１５ａと界面１５ｂ
間の距離ｍを測定する。そして、これらの距離ρｍと前
記砥石１０の半径Ｒを次式 ％式％ に代入することにより、エピタキシャル成長層７の膜厚
ｄを算出することができる。

こうした測定方法は、半導体基板１とエピタキシャル成
長層７の界面１４ａ、１４ｂからエピタキシャル成長層
７表面までを比較的簡易にかつ正確に測定できるので、
今日に至るまで広く用いられている。

（発明が解決しようとする課題） しかしながら、上記構成の半導体装置の膜厚測定方法で
は、実際のデバイスを形成するウェハ（以下、本ウェハ
という）のエピタキシャル成長工程において、本ウェハ
とは別個の試料片９を同時処理により形成する。即ち、
半導体基板↑の誘電体層２上に多結晶シリコンＮ３を形
成して試料片９を調整し、研磨を行なった後に膜厚測定
を行なうので、次のような問題点を生じ−その解決が困
難であった。

（１）　本ウェハと試料片つとでは、エピタキシャル成
長層７を成長させる面積が異なるため一所謂ローディン
グ効果を生じ、双方におけるエピタキシャル成長層７の
膜厚に差異を生じる。それ故、試料片９で測定された膜
厚が必ずしも木ウェハの膜厚に一致しないおそれがある
。

（２）　前記ローディング効果を防止するため、ウェハ
を用いて試料片９を形成する場合には、装置の処理能力
上の問題が生じる。即ち、１回にエピタキシャル成長を
行なえる容量は装置によって決定されるので、本ウェハ
の処理能力が低下してしまう。

（３）　試料片９を実デバイスと共に本ウェハ上に形成
しなとしても、その膜厚測定に際しては研磨等の関係か
ら試料片９を本ウェハから切り出さねばならず、その本
ウェハは使用不能な無駄になってしまう。従って、試料
片９を別個に調製する必要がある上に、ストライプ状の
多結晶シリコン層３の形成作業や研磨作業が必要なので
、膜厚測定に多大な工数を費やさねばならない。

本発明は、前記従来技術がもっていた課題として、試料
片で測定された膜厚が必ずしも実際の膜厚に一致しない
点、処理装置の能力上の問題を生じる点、及び膜厚測定
に多大な工数を要する点について解決した半導体装置の
膜厚測定方法を提供するものである。

（課題を解決するための手段〉 本発明は前記課題を解決するために、半導体基板の表面
に測定用誘電体パターンを含む所定パターンの誘電体層
を形成する工程と、前記測定用誘電体パターンを残し他
の前記誘電体層を除去する工程と、前記半導体基板及び
前記測定用誘電体パターンの露出表面に堆積層を成長さ
せる工程と、前記測定用誘電体パターン上の前記堆積層
にエツチングを施し、前記測定用誘電体パターンに達し
かつその測定用誘電体パターンの表面積より小さな開口
面積を有する開口部を形成する工程と、前記開口部内に
露出した前記測定用誘電体パターンにエツチングを施し
、前記開口部を前記半導体基板に到達させる工程と、前
記堆積層の表面に対する前記開口部の深さを表面段差計
により計測し、前記堆積層の膜厚を検出する固定とによ
り、半導体装置の膜厚測定を行なうようにしたものであ
る。

（作用） 本発明によれば、以上のように半導体装置の膜厚測定方
法を構成したので、半導体基板上りこ測定用誘電体パタ
ーンを形成した後その上に堆積層を成長させ、堆積層と
測定用誘電体パターンに開口を形成することによって膜
厚測定部を形成し、その膜厚測定部を表面段差計で計測
することは、従来の測定方法におけるストライプ状の多
結晶シリコン層の形成及び研磨作業を不要ならしめ、膜
厚測定部を半導体装置製造用の本ウェハ上にその製造工
程に従って形成することを可能ならしめる。

それ故、本ウェハ上に半導体装置と同一条件で膜厚測定
部を形成できるので、高精度な膜厚測定が可能となる。

また、前記膜厚測定部は本ウェハ上の素子形成領域以外
の箇所における形成を可能ならしめ、素子形成領域に悪
影響を及ぼすことはない。それ故、本ウェハを無駄にし
たり、本ウェハの処理能力の低下を来たすこともなくな
る。さらに、試料片を単独に製作することを不要ならし
め、膜厚測定を簡易化するように働く。

従って、前記課題を解決することができる。

（実施例） 第１図（ａ）〜（ｆ＞は本発明の実施例における半導体
装置の膜厚測定方法を示す工程図である。

以下、図の順番に従い、バイポーラ形半導体装置の場合
について説明する。

先ず第１図（ａ）において、Ｐ形の単結晶シリコンから
成る半導体基板２１−の全表面にシリコン酸化膜から成
る誘電体層２２を形成する。ここに、半導体基板２１は
バイポーラ形半導体装置を形成するための本ウェハであ
り、例えば図中Ｂで示す領域はバイポーラ素子形成領域
である。また、図中Ｇで示す領域は、バイポーラ素子形
成領域外のグリッドライン領域である。

次いで第１図（ｂ）に示すように、誘電体層２２にパタ
ーニングを施し、バイポーラ素子形成領域Ｂに所定の素
子形成用パターンを形成する。その際使用するマスクに
膜厚測定用のパターンを形成しておき、素子形成用パタ
ーンの形成と同時に、グリッドライン領域Ｇに測定用誘
電体パターン（以下、単に測定用パターンという）２３
を形成する。

続いて第１図（Ｃ）に示す如く、埋込み層形成のために
半導体基板２１露出面上にｎ形不純物添加の液体を塗布
し、例えばアンチモンシリカフィルムを形成する。その
後、この半導体基板２］に熱処理を施し、ｎ形拡散領域
２４を形成する。

次に第１図（ｄ）の如く、測定用パターン２３以外の誘
電体層２２を除去した後、半導体基板２１上にｎ形不純
物添加の単結晶シリコン層から成る堆積層２５、即ちエ
ピタキシャル成長層を形成する。このとき、シリコン酸
化膜から成る測定用パターン２Ｂ上の堆積層２５は、多
結晶シリコン層２６となる。その際、多結晶シリコン層
２６の表面付近には凹凸が生じる。

その後第１図（ｅ）のように、多結晶シリコン層２６上
に既知のホトリソグラフィ技術を用いてレジストパター
ンを形成し、そのレジストをマスクとして多結晶シリコ
ンＭ２６にドライエツチングを施す。これにより、測定
用パターン２３に達する開口部２７を形成する。その際
、開口部２７の開口面積は測定用パターン２３の表面積
より小さくなるように設定し、開口部２７が測定用パタ
ーン２３の表面積内に収まる３１：うにする。続いて、
開口部２７内に露出した測定用パターン２３に対してぶ
つ酸系溶液によるエツチングを施し、開口部２７を半導
体基板２１に到達せしめる。その後、例えば図示しない
接触型の表面段差計を用い、開口部２７を含む堆積層２
５上を例えば矢印Ｃで示す方向に走査し、表面段差を計
測する。これにより後述の如く、堆積層２５即ちエピタ
キシャル成長層の膜厚が測定される。

これ以降は第１図（ｆ＞に示すように、通常のバイポー
ラ型半導体装置の製造工程に準じて必要な処理を施す。

その際、開口部２７及び測定用パターン２３等はグリッ
ドライン領域Ｇに設けられているので、バイポーラ型半
導体装置の製造工程に何ら悪影響を与えることはない。

次に、第３図を用いて前述の表面段差計によるエピタキ
シャル成長層の膜厚測定方法について詳細に説明する。

第３図は表面段差計から出力されたデータ例を示す出力
データ図である。

前述のように例えば表面段差計を第１図（ｅ）の矢印Ｃ
方向に走査させた場合、表面段差計からは第３図に示す
ような出力データが得られる。即ち、開口部２７周囲の
多結晶シリコン層２６表面を走査させた場合には、その
凹凸に応じて出力データにも凹凸を生じるが、単結晶シ
リコン層の堆積層２５表面を走査させた場合には、平坦
な出力データが得られる。それ故、凹凸頂部から開口部
２７内底面までの深さＨｌと、堆積層２５表面から凹凸
頂部までの高さＨ２を計測することにより、第３図に示
すように堆積層２５即ちエピタキシャル成長層の膜厚Ｔ
が測定される。

゛以上のように、本実施例においては、半導体装置を形
成するための本ウェハ上に半導体装置製造工程に従って
測定用パターン２３、堆積層２５及び開口部２７を形成
し、これらを利用してエピタキシャル成長層の膜厚Ｔを
計測することができる。

それ故、実際に製造される半導体装置に対応したエピタ
キシャル成長層の膜厚Ｔを高精度かつ容易に測定できる
上に、本ウェハはそのまま半導体装置の製造に用いられ
るもので無駄を生じることがない。また、本ウェハとは
別個に測定用試料片を製作することが不要となるので、
試料片製作に係わる複雑な手間が省ける。しかも従来に
おけるような研磨作業等も不要となるので、作業性の向
上及び測定工数の大幅削減を図ることとができる。

さらに、本ウェハをそのまま膜厚測定に用いることによ
り、エピタキシャル成長層の形成に係わる処理能力が向
上するという利点もある。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能であり、例えば次のような変形例が挙げられる。

ｉ）　第１図ではバイポーラ形半導体装置における膜厚
測定方法を示したが、ユニポーラ形半導体装置例えばＭ
ＯＳトランジスタ等に対しても適用可能である。

ｉｉ）　　膜厚測定用の測定部を本ウェハのグリッドラ
イン領域Ｇに設けることとしたが、これに限らず半導体
素子の形成領域以外なら何処に設けてもよい。また、敢
えて本ウェハ上に設けず、別個の試料片を同様の方法で
製作、測定することも勿論可能である。

ｉｉｉ　）　　堆積層２５はエピタキシャル成長層とし
たが、ある程度の膜厚を有するものであるならば、エピ
タキシャル成長層以外の膜厚測定に本発明の測定方法を
利用することができる。

ｉｖ）　　前記実施例で示した半導体基板２１、誘電体
層２２及び堆積層２５等の材質は例示のもののみに限ら
ず、他の材質であっても本発明の適用が可能である。

（発明の効果） 以上詳細に説明したように本発明によれば、半導体基板
上に測定用誘電体パターンを形成した後堆積層を成長さ
せ、その堆積層及び測定用誘電体パターンに開口部を形
成し、堆積層表面に対する開口部の深さを表面段差計で
計測することによって堆積層の膜厚を測定する膜厚測定
方法としたので、前記測定用誘電体パターン、堆積層及
び開口部を半導体装置製造用の本ウェハ上にその製造工
程に従って形成することが可能となる。

それ故、実際の半導体装置に対応した堆積層の膜厚を高
精度かつ容易な手段で測定でき、しかも測定に用いられ
る本ウェハを無駄にすることがない。また、本ウェハと
は別の測定用試料片を製作する必要がなくなるので、試
料片製作に係わる工数の削減や作業性の向上が図れると
共に、半導体装置製造における処理能力の低下をも防止
することができる。従って、膜厚測定に係わる信頼性、
作業効率及び歩留りが著しく高められるという効果があ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｆ＞は本発明の実施例における半導体
装置の膜厚測定方法を示す工程図、第２図（ａ）〜（ｅ
）は従来の膜厚測定方法を示す工程図、及び第３図は第
１図（ｅ）における膜厚測定方法を示す表面段差計の出
力データ図である。 ２１・・・・・・半導体基板、２２・・・・・・誘電体
層、２３・・・・・・測定用誘電体パターン、２５・・
・・・・堆積層、２７・・・・・・開口部。

Claims (1)

1. 【特許請求の範囲】 半導体基板の表面に測定用誘電体パターンを含む所定パ
   ターンの誘電体層を形成する工程と、前記測定用誘電体
   パターンを残し他の前記誘電体層を除去する工程と、 前記半導体基板及び前記測定用誘電体パターンの露出表
   面に堆積層を成長させる工程と、 前記測定用誘電体パターン上の前記堆積層にエッチング
   を施し、前記測定用誘電体パターンに達しかつその測定
   用誘電体パターンの表面積より小さな開口面積を有する
   開口部を形成する工程と、前記開口部内に露出した前記
   測定用誘電体パターンにエッチングを施し、前記開口部
   を前記半導体基板に到達させる工程と、 前記堆積層の表面に対する前記開口部の深さを表面段差
   計により計測し、前記堆積層の膜厚を検出する工程とを
   、 備えたことを特徴とする半導体装置の膜厚測定方法。