JPH02206163A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に積層型キャパシ
タセル構造のダイナミック型ＲＡＭ（ＤＲＡＭ）の構造
及び製造方法に関する。

（従来の技術） 半導体記憶装置の一つ、ＤＲＡＭ　（ダイナミック・ラ
ンダム・アクセス・メモリ）の高集積化は素子寸法の微
細化により達成されてきた、しかし、この微細化に伴う
蓄積容量の減少のため、Ｓ／Ｎ比が低下しメモリ内容を
誤って読み出したりα線の入射によりデータ破壊が容易
に起こる等の弊害が顕在化してきた。

このため、蓄積容量を増加させる目的で様々な構造のメ
モリセルが提案されている。例えば、基板に垂直に溝を
掘り、その側壁を利用するトレンチ・キャパシタもその
１つである。このトレンチ・キャパシタの容量は溝の深
さによって決まるため、非常に小さな面積で大容量が得
られる。しかし、この方式では隣接する溝間のリーク電
流等の問題がある。このトレンチ・キャパシタの他に、
積層型キャパシタセル構造であるスタックド・キャパシ
タがある。この種のスタックドキャパシタメモリセルと
しては、例えば特開昭８２−１７９７５９号に示される
ものが知られている。これは第５図に示す様に、Ｐ型半
導体基板２１上にｎ　型の高濃度不純物が導入されたソ
ース、ドレイン領域２２．２２２が形成されている。ま
た、例えば選択酸化法による素子分離酸化膜２３が形成
されている。また熱酸化によりゲート酸化膜２４が形成
され、更に第１層多結晶シリコン膜を堆積し、パターニ
ングによりゲート電極２５，２５２が形成されている。

以上によりメモリセルのＭＯＳトランジスタが得られる
。また、ゲート電極２５を覆う様に第１の層間絶縁膜２
６が形成されている。ソース又はドレイン領域２２２上
には、多結晶シリコン膜より成る下部キャパシタ電極２
７とのコンタクトをとるためのコンタクト孔２８が設け
られている。この下部キャパシタ電極２７は、ソース又
はドレイン領域２２２からゲート電極２５、上の所定の
位置まで、第１の層間絶縁膜２６の表面上に形成されて
いる。更に、この下部キャパシタ電極２７上から第１の
層間絶縁膜２６上にわたって誘電体膜２８が形成されて
いる。多結晶シリコン膜より成る上部キャパシタ電極２
９は、この誘電体膜２８上において下部キャパシタ電極
２７を覆う様に設けられ、上部キャパシタ電極２９表面
に形成された第２の層間絶縁膜３０により所定の距離ビ
ット線、コンタクト孔３１と隔てられている。また、ド
レイン又はソース領域２２１上には、ビット線コンタク
ト孔３１が設けられ、例えばＡΩよりなるビット線３２
が形成されている。

この様な積層型キャパシタセル構造では、平面的にはメ
モリセルの占有面積を増大することになる。下部キャパ
シタ電極２７の表面積を大きくし、キャパシタの実質的
な面積を保証することにより大きな蓄積容量を得ること
ができる。しかし、従来の積層型キャパシタのセル構造
では、以下の問題点があった。即ち、フォトリソグラフ
ィ技術を用いてエツチングを行ってビット線コンタクト
孔３１を形成する際に、ビット線３２とゲート電極２５
１がショートするのを防ぐ必要がある。しかしながら、
積層型キャパシタセルにおいてはその構造上、第２の層
間絶縁膜３０から第１の層間絶縁膜２６を貫通して半導
体基板２１までエツチングにより開口を形成するためエ
ツチング深さが大きくなり、また表面の起伏も大きいた
め、十分な穴あけの精度が得られない。これに対し、ビ
ット線コンタクト孔３１をゲート電極２５１から離すと
集積度の低下を来たし、またビット線コンタクト孔を小
さくするとコンタクト不良を招来する。

（発明が解決しようとする課題） 以上の様に、従来の積層型キャパシタ・セル構造のＤＲ
ＡＭでは、フォトリソグラフィで開けるべきビット線コ
ンタクト孔が深く、また表面の起伏も大きいため、ビッ
ト線とＭＯＳトランジスタのゲート電極とのショートを
防ごうとすると集積度が低下したり、コンタクト不良を
招来するという問題があった。

本発明は、この様な課題を解決する半導体記憶装置及び
その製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、上記事情に鑑みて為されたもので、第１の発
明は半導体基板上に形成されたＭＯＳトランジスタと、
このＭＯＳトランジスタが形成された前記半導体基板上
に設けられた第１の層間絶縁膜と、この第１の層間絶縁
膜に設けられた第１の開口部を介して前記ＭＯＳトラン
ジスタのソース又はドレイン領域にコンタクトすると共
にゲート領域上に延在して形成された下部キャパシタ電
極と、この下部キャパシタ電極表面に形成された誘電体
膜と、この誘電体膜を介して前記下部キャパシタ電極を
覆って設けられた上部キャパシタ電極と、この上部キャ
パシタ電極上に設けられた第２の層間絶縁膜と、この第
２の層間絶縁膜から前記上部キャパシタ電極の深さ迄設
けられた第２の開口部と、この第２の開口部内の前記上
部キャパシタ電極から前記ＭＯＳトランジスタのドレイ
ン又はソース領域に達する様に設けられた前記第２の開
口部より開口幅が小さい第３の開口部と、前記上部キャ
パシタ電極の前記第２．第３の開口部に位置している部
分に形成された絶縁化層と、前記第２．第３の開口部か
らなるコンタクト孔を介して前記ドレイン又はソース領
域にコンタクトして設けられたビット線とを具備したこ
とを特徴とする半導体記憶装置を提供する。

また、第２の発明は半導体基板上にＭＯＳｌ−ランジス
タを形成する工程と、このＭＯＳトランジスタが形成さ
れた前記半導体基板上に第１の層間絶縁膜を設ける工程
と、この第１の層間絶縁膜に設けられた第１の開口部を
介して前記ＭＯＳトランジスタのソース又はドレイン領
域にコンタクトすると共にゲート領域上に延在して下部
キャパシタ電極を形成する工程と、この下部キャパシタ
電極表面に誘電体膜を形成する工程と、この誘電体膜を
介して前記下部キャパシタ電極を覆う上部キャパシタ電
極を形成すると共にこの上部キャパシタ電極にビット線
コンタクト孔に対応して予め開口を形成する工程と、前
記上部キャパシタ電極上に第２の層間絶縁膜を形成する
工程と、この第２の層間絶縁膜に前記上部キャパシタ電
極に達する様前記上部キャパシタ電極に形成した開口よ
り大きい開口部を形成する工程と、前記上部キャパシタ
電極に形成した開口部をマスクとして前記ＭＯＳトラン
ジスタのドレイン又はソース領域に達する様に前記第１
の層間絶縁膜をエツチングする工程と、前記上部キャパ
シタ電極の露出している部分を絶縁膜に変換する工程と
、前記第２．第３の開口部から成るコンタクト孔を介し
て前記ドレイン又はソース領域にコンタクトしてビット
線を形成する工程とを具備したことを特徴とする半導体
記憶装置の製造方法を提供する。

また、第３の発明は半導体基板上に形成されたＭＯＳｌ
−ランジスタと、このＭＯＳｌ−ランジスタが形成され
た前記半導体基板上に設けられた第１の層間絶縁膜と、
この第１の層間絶縁膜に設けられた第１の開口部を介し
て前記ＭＯＳトランジスタのソース又はドレイン領域に
コンタクトすると共にゲート領域上に延在して形成され
た下部キャパシタ電極と、この下部キャパシタ電極表面
に形成された誘電体膜と、この誘電体膜を介して下部キ
ャパシタ電極を覆って設けられた上部キャパシタ電極と
、この上部キャパシタ電極上に設けられた第２の層間絶
縁膜と、この第２の層間絶縁膜から前記上記キャパシタ
電極を貫通して前記ＭＯＳトランジスタのドレイン又は
ソース領域に達する様に設けられた第２の開口部と、前
記上部キャパシタ電極の前記第２の開口部内に露出して
いる部分に形成された絶縁化層と、前記第２の開口部か
らなるコンタクト孔を介して前記ドレイン又はソス領域
にコンタクトして設けられたビット線とを具備したこと
を特徴とする半導体記憶装置を提供する。

また、第４の発明は半導体基板上にＭＯＳトランジスタ
を形成する工程と、このＭＯＳトランジスタが形成され
た前記半導体基板上に第１の層間絶縁膜を設ける工程と
、この第１の層間絶縁膜に設けられた第１の開口部を介
して前記ＭＯＳトランジスタのリース又はドレイン領域
にコンタクトすると共にゲート領域上に延在して下部キ
ャパシタ電極を形成する工程と、この下部キャパシタ電
極表面に誘電体膜を形成する工程と、この誘電体膜を介
して下部キャパシタ電極を覆う上部キャパシタ電極を形
成する工程と、この上部キャパシタ電極上に第２の層間
絶縁膜を形成する工程と、この第２の層間絶縁膜から前
記上記キャパシタ電極を貫通して前記ＭＯＳトランジス
タのドレイン又はソース領域に達する様に第２の開口部
を形成する工程と、前記上部キャパシタ電極の前記第２
の開口部内に露出している部分に絶縁化層を形成する工
程と、前記第２の開口部からなるコンタクト孔を介して
前記ドレイン又はソース領域にコンタクトしてビット線
を形成する工程とを具備したことを特徴とする半導体記
憶装置め製造方法を提供する。

（作　　用） この様に、第１及び第２の発明の半導体記憶装置及びそ
の製造方法は、ゲート電極とビット線がショートしない
様に上部キャパシタ電極をマスクにしてビット線コンタ
クト孔が形成されておりエツチング深さも比較的浅く、
十分な穴あけ精度が得られる。また第３及び第４の発明
の半導体記憶装置及びその製造方法によればビ・ソト線
コンタクト近傍の表面が比較的平坦なため十分な穴あけ
精度が得られる。

よって高集積化した場合でも信頼性よくかつ与えられた
小区画内で容易にビット線を形成することができる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。第１
図（ａ）　、　（ｂ）は、本発明の第１．の実施例の積
層型キャパシタ・セル構造のＤ　Ｒ，Ａ　Ｍを示す平面
図と、そのＡ−Ａ’断面図である。

Ｐ型シリコン基板１には、例えば選択酸化法により素子
分離酸化膜２が形成されている。また、熱酸化により厚
さ１５０　Ａ程度のゲート酸化膜３が形成され、更に多
結晶シリコン膜の堆積、パタニングによりゲート電極４
．４゜が形成されでいる。また、不純物としてヒ素がイ
オ゛ン注入されたソース、ドレイン領域であるｎ型層５
１゜５２が形成されている。以上により、メモリセルの
ＭＯＳトランジスタが得られる。ゲート電極４、はメモ
リセル配列の一方向に配列されてワド線を構成している
。また、ゲート電極４を覆う様に第１の層間絶縁膜６が
形成されている。ドレイン領域５□上には、多結晶シリ
コン膜より成る下部キャパシタ電極７とのコンタクトを
とるためのコンタクト孔８が設けられている。この下部
キャパシタ電極７は、ソース又はドレイン領域５、から
ゲート電極４上の所定の位置まで、第１の層間絶縁、膜
６の表面上に形成されている。更に、この下部キャパシ
タ電極７上から第１の層間絶縁膜６上にわたって誘電体
膜９が形成されている。多結晶シリコン膜より成る上部
キャパシタ電極１０は、この誘電体膜９上において、下
部キャパシタ電極７を覆う様に形成されると共に、ビッ
ト線コンタクト孔１１に接する位置まで設けられている
。

また、第２の層間絶縁膜１２は、上部キャパシタ電極１
０上において、この上部キャパシタ電極１０が露出する
様に形成されている。この露出した上部キャパシタ電極
１０は酸化されて点線に示す部分まで第３の絶縁膜１３
を形成している。また、ドレイン又はソース領域５□上
には、上部キャパシタ電極１０に対して自己整合的にビ
ット線コンタクト孔１２が設けられ、ビット線１４が形
成されている。

以上の様な構造の半導体記憶装置においては、ゲート電
極４を覆う様に設けられた上部キャパシタ電極１０に対
して自己整合的にビット線コンタクト孔１１が形成され
ており、ゲート電極４とビット線１４のショートを防ぐ
ことが可能である。

第２図は、本発明の第１の実施例で示した積層型キャパ
シタ構造のＤＲＡＭの製造工程図である。

Ｐ型シリコン基板１に、例えば選択酸化法により素子分
離酸化膜２を形成する。次に、熱酸化により厚さ１５０
Ａ程度のゲート酸化膜３を形成し、更に多結晶シリコン
膜の堆積、パターンニングによりゲート電極４．４　を
形成する。また不純物としてヒ素のイオン注入によりソ
ース、］パパーレイン域であるｎ型層５．５　を形成す
る。これによりメモリセルのＭＯ５Ｉ−ランジスタが得
られる。次に、例えばＣＶ　Ｄ　　Ｓ　ｉｏ　２膜から
成る第１の層間絶縁膜６を全面に堆積させ、更にソース
又はドレイン領域５１上に下部キャパシタ電極７コンタ
クトのためのコンタクト孔８をエツチング法により開口
する。次に、ソース又はドレイン領域５、上のコンタク
ト孔から、ゲート電極４上の所定の位置まで、第１の層
間絶縁膜６表面にリン等を添加した多結晶シリコンを堆
積させ下部キャパシタ電極７を形成する。次に、この下
部キャパシタ電極７から第１の層間絶縁膜６にわたって
誘電体膜９を形成する。誘電体膜９は熱酸化膜の他、Ｓ
ｉＯ／Ｓｉ　　Ｎ　　／５ｉｎ２の積層構造膜でもよい
。（第２図（ａ）） 次に、誘電体膜９上において、下部キャパシタ電極７を
覆う様、基板全面にリン等を添加した多結晶シリコンを
堆積させ上部キャパシタ電極１０を形成する。そして、
ビット線コンタクト孔１１を形成する。次に、上部キャ
パシタ電極１０及びビット線コンタクト孔１１を覆って
基板全面にわたってリン等を添加したＰＳＧ膜から成る
第２の層間絶縁膜１２を形成する。（第２図（ｂ））次
に、ビット線コンタクト孔１１より広い幅で、第２の層
間絶縁膜１２から上部キャパシタ電極１０に達する様に
異方性エツチングにより第１の開口部を形成する。続け
て上部キャパシタ電極１０をマスクとして上部キャパシ
タ電極１０からドレイン又はソース領域５２に達する様
に異方性エツチングにより第２の開口部を形成する。次
に、第１の開口部底面に露出した上部キャパシタ電極１
０を水蒸気雰囲気中で約８５０℃の温度で熱酸化させ、
点線で示す部分まで第３の絶縁膜１３を形成する。この
場合、不純物濃度の高い上部キャパシタ電極１０は容易
に酸化が進行し、ｎ型層から成るドレイン又はソース領
域５゜上に形成される酸化膜１４より厚い酸化膜が形成
される。（第２図（Ｃ）） 次に、エツチングによりドレイン又はソース領域５゜上
の酸化膜を取り除く。更に、第２の層間絶縁膜１２から
第１の開口部及び第２の開口部にわたってビット線材料
、例えばｌ又はポリサイド（ＭｏＳ　ｉ／ｐｏ　ｌ　ｙ
Ｓ　ｉ）を堆積し加工を行ないビット線１４を形成する
。（第２図（ｄ））以上の様な半導体記憶装置の製造方
法においては、ゲート電極４Ｊとビット線１４がショー
トしない様に上部キャパシタ電極１０をマスクにして自
己整合的にビット線コンタクト孔１１が形成されている
ため、エツチング深さは従来に比べ浅く、十分な穴あけ
の精度が得られる。よって信頼性よくかつ与えられた小
区画内で容易にビット線１４を形成することができる。

第３図は、本発明の第２の実施例の積層型キャパシタ構
造のＤＲＡＭの断面図である。

第１の実施例と同様にＭＯＳトランジスタ、第・１の層
間絶縁膜６、下部キャパシタ電極７、誘電体膜９及び上
部キャパシタ電極１０が形成されている。更に、上部キ
ャパシタ電極１０上には、第２の層間絶縁膜１２がビッ
ト線コンタクト孔１１に接する位置まで設けられている
。また、上部キャパシタ電極１０のビット線コンタクト
孔１１に接する部分は、酸化されて点線に示す部分まで
絶縁膜１３を形成している。

以上の様な構造の半導体記憶装置においては、上部キャ
パシタ電極１０がビット線コンタクト孔１１に接する位
置まで設けられているため、従来と比べ平坦な構造の半
導体記憶装置となり、十分な穴あけの精度が得られる。

第４図は、本発明の第２の実施例の積層型キャパシタ・
セル構造のＤＲＡＭの製造工程図である。

第２図（ａ）に示す様に、ＭＯＳトランジスタ、ＣＶ　
Ｄ　　Ｓ　ｉＯ２膜から成る第１の層間絶縁膜６、リン
等を添加した多結晶シリコンよりなる下部キャパシタ電
極７、誘電体膜９を形成後、この誘電体膜９上全面にわ
たってリン等を添加した多結晶シリコンを堆積し、上部
キャパシタ電極１０を形成し、更にその上にリン等を添
加したＰＳＧ膜から成る第２の層間絶縁膜１２を設ける
。誘電体膜９としては熱酸化膜の他Ｓ　ｉＯ／　Ｓ　ｔ
　ｓ　Ｎ　４／Ｓ　ｉＯ２構造でもよい。（第４図（ａ
））次に、フォトリソグラフィ技術を用いて、第２の層
間絶縁膜１２から上部キャパシタ電極１０を貫通しドレ
イン又は、ソース領域５□に達する様な開口を形成し、
ビット線コンタクト孔１１とする。次に、上部キャパシ
タ電極１０のビット線コンタクト孔１１に露出している
部分を水蒸気雰囲気で約８５０℃の温度で熱酸化する。

このとき、ドレイン又はソース領域５２上も一部酸化さ
れる。

（第４図（ｂ）） 次に、エツチングによりドレイン又はソース領域５２に
形成された酸化膜を除去し、更にこのビット線コンタク
ト孔１１にＡｌｌ又はポリサイド（ＭｏＳ　ｉ／ｐｏ　
１　ｙ−８Ｌ）からなるビット線材料を堆積させ、ビッ
ト線１４を形成する。（第４図（Ｃ）） 以上の様な構成の半導体記憶装置の製造方法においては
、上部キャパシタ電極１０が全面に形成されているため
、従来例の様に上部キャパシタ電極１０とビット線コン
タクト孔１１との間に第２の層間絶縁膜１２が設けられ
ている場合と異なり、半導体記憶装置の平坦化がはかれ
る、よって、第２の層間絶縁膜１２からソース領域５゜
に穴をあける際十分な精度が得られ従来と比べ信頼性よ
く小区画にメモリセルを設けることが可能となるつ［発
明の効果］ 以上述べた様に、本発明の半導体記憶装置によれば、高
集積化をほどこした場合でもビット線とゲート電極との
ショートを防ぐことができるため信頼性よくかつ与えら
れた小区画の中でピッ）［１を形成することが可能とな
る。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示す断面図、第２図
は本発明の第１の実施例の工程を示す断面図、第３図は
本発明の第２の実施例を示す断面図、第４図は本発明の
第２の実施例の工程を示す断面図、第５図は従来例を示
す断面図である。 図において、 １・・・Ｐ型シリコン基板、２・・・素子分離酸化膜、
３・・・ゲート酸化膜、４・・・ゲート電極、５１・・
・ソース又はドレイン領域、５２・・・ソース又はドレ
イン領域、６・・・第１の層間絶縁膜、７・・下部キャ
パシタ電極、８・・・コンタクト孔、９・・・誘電体膜
、１０・・・上部キャパシタ電極、１１・・・ビット線
コンタクト孔、１２・・・第２の層間絶縁膜、１３・・
・第３の絶縁膜、１４・・・ビット線、２１・・・Ｐ型
シリコン基板、２２□・・・ドレイン又はソース領域、
２２２・・・ソース又はドレイン領域、２３・・・素子
分離酸化膜、２４・・・ゲート酸化膜、２５・・・ゲー
ト電極、２６・・・第１の層間絶縁膜、２７・・・下部
キャパシタ電極、２８・・・誘電体膜、２９・・・上部
キャパシタ電極、３０・・・第２の層間絶縁膜、３１・
・・ビット線コンタクト孔、３２・・・ビット線。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に形成されたＭＯＳトランジスタと
   、このＭＯＳトランジスタが形成された前記半導体基板
   上に設けられた第１の層間絶縁膜と、この第１の層間絶
   縁膜に設けられた第１の開口部を介して前記ＭＯＳトラ
   ジスタのソース又はドレイン領域にコンタクトすると共
   にゲート領域上に延在して形成された下部キャパシタ電
   極と、この下部キャパシタ電極表面に形成された誘電体
   膜と、この誘電体膜を介して前記下部キャパシタ電極を
   覆って設けられた上部キャパシタ電極と、この上部キャ
   パシタ電極上に設けられた第２の層間絶縁膜と、この第
   ２の層間絶縁膜から前記上部キャパシタ電極の深さ迄設
   けられた第２の開口部と、この第２の開口部内の前記上
   部キャパシタ電極から前記ＭＯＳトランジスタのドレイ
   ン又はソース領開口幅が小さい第３の開口部と、前記上
   部キャパシタ電極の前記第２、第３の開口部に位置して
   いる部分に形成された絶縁化層と、前記第２、第３の開
   口部からなるコンタクト孔を介して前記ドレイン又はソ
   ース領域にコンタクトして設けられたビット線とを具備
   したことを特徴とする半導体記憶装置。
2. （２）半導体基板上にＭＯＳトランジスタを形成する工
   程と、このＭＯＳトランジスタが形成された前記半導体
   基板上に第１の層間絶縁膜を設ける工程と、この第１の
   層間絶縁膜に設けられた第１の開口部を介して前記ＭＯ
   Ｓトランジスタのソース又はドレイン領域にコンタクト
   すると共にゲート領域上に延在して下部キャパシタ電極
   を形成する工程と、この下部キャパシタ電極表面に誘電
   体膜を形成する工程と、この誘電体膜を介して前記下部
   キャパシタ電極を覆う上部キャパシタ電極を形成すると
   共にこの上部キャパシタ電極にビット線コンタクト孔に
   対応して予め開口を形成する工程と、前記上部キャパシ
   タ電極上に第２の層間絶縁膜を形成する工程と、この第
   ２の層間絶縁膜に前記上部キャパシタ電極に達する様前
   記上部キャパシタ電極に形成した開口より大きい開口部
   を形成する工程と、前記上部キャパシタ電極に形成した
   開口部をマスクとして前記ＭＯＳトランジスタのドレイ
   ン又はソース領域に達する様に前記第１の層間絶縁膜を
   エッチングする工程と、前記上部キャパシタ電極の露出
   している部分を絶縁膜に変換する工程と、前記第２、第
   ３の開口部から成るコンタクト孔を介して前記ドレイン
   又はソース領域にコンタクトしてビット線を形成する工
   程とを具備したことを特徴とする半導体記憶装置の製造
   方法。
3. （３）半導体基板上に形成されたＭＯＳトランジスタと
   、このＭＯＳトランジスタが形成された前記半導体基板
   上に設けられた第１の層間絶縁膜と、この第１の層間絶
   縁膜に設けられた第１の開口部を介して前記ＭＯＳトラ
   ンジスタのソース又はドレイン領域にコンタクトすると
   共にゲート領域上に延在して形成された下部キャパシタ
   電極と、この下部キャパシタ電極表面に形成された誘電
   体膜と、この誘電体膜を介して下部キャパシタ電極を覆
   って設けられた上部キャパシタ電極と、この上部キャパ
   シタ電極上に設けられた第２の層間絶縁膜と、この第２
   の層間絶縁膜から前記上部キャパシタ電極を貫通して前
   記ＭＯＳトランジスタのドレイン又はソース領域に達す
   る様に設けられた第２の開口部と、前記上部キャパシタ
   電極の前記第２の開口部内に露出している部分に形成さ
   れた絶縁化層と、前記第２の開口部からなるコンタクト
   孔を介して前記ドレイン又はソース領域にコンタクトし
   て設けられたビット線とを具備したことを特徴とする半
   導体記憶装置。
4. （４）半導体基板上にＭＯＳトランジスタを形成する工
   程と、このＭＯＳトランジスタが形成された前記半導体
   基板上に第１の層間絶縁膜を設ける工程と、この第１の
   層間絶縁膜に設けられた第１の開口部を介して前記ＭＯ
   Ｓトランジスタのソースはドレイン領域にコンタクトす
   ると共にゲート領域上に延在して下部キャパシタ電極を
   形成する工程と、この下部キャパシタ電極表面に誘電体
   膜を形成する工程と、この誘電体膜を介して下部キャパ
   シタ電極を覆う上部キャパシタ電極を形成する工程と、
   この上部キャパシタ電極上に第２の層間絶縁膜を形成す
   る工程と、この第２の層間絶縁膜から前記上部キャパシ
   タ電極を貫通して前記ＭＯＳトランジスタのドレイン又
   はソース領域に達する様に第２の開口部を形成する工程
   と、前記上部キャパシタ電極の前記第２の開口部内に露
   出している部分に絶縁化層を形成する工程と、前記第２
   の開口部からなるコンタクト孔を介して前記ドレイン又
   はソース領域にコンタクトしてビット線を形成する工程
   とを具備したことを特徴とする半導体記憶装置の製造方
   法。