JPH1098166A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH1098166A JPH1098166A JP8271648A JP27164896A JPH1098166A JP H1098166 A JPH1098166 A JP H1098166A JP 8271648 A JP8271648 A JP 8271648A JP 27164896 A JP27164896 A JP 27164896A JP H1098166 A JPH1098166 A JP H1098166A
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Abstract
(57)【要約】
【課題】ＤＲＡＭのアルミ配線に関してもメモリセル領
域と周辺回路領域との間の段差を緩和させる。 【解決手段】メモリキャパシタの容量絶縁膜にＰＺＴを
用い、上下電極に白金を用いてメモリ容量を増大させる
とともに、メモリセルの構造をＣＯＢ（Capacitor Over
Bitline) 構造とし、周辺回路領域においては、メモリ
セル領域のビット線１０と同じ層であるポリサイド配線
１０とメモリキャパシタのストレージノード１３と同じ
層である白金の配線層１３ａを設けて、アルミ配線１７
に関する段差を緩和させる。周辺回路領域において、Ｃ
ＭＯＳ構造の接続に白金の配線層１３ａを利用し、アル
ミ配線１７をその白金の配線層１３ａにコンタクトさせ
ることによって、アルミ配線１７に関するコンタクトホ
ールのアスペクト比が増大することを回避する。
域と周辺回路領域との間の段差を緩和させる。 【解決手段】メモリキャパシタの容量絶縁膜にＰＺＴを
用い、上下電極に白金を用いてメモリ容量を増大させる
とともに、メモリセルの構造をＣＯＢ（Capacitor Over
Bitline) 構造とし、周辺回路領域においては、メモリ
セル領域のビット線１０と同じ層であるポリサイド配線
１０とメモリキャパシタのストレージノード１３と同じ
層である白金の配線層１３ａを設けて、アルミ配線１７
に関する段差を緩和させる。周辺回路領域において、Ｃ
ＭＯＳ構造の接続に白金の配線層１３ａを利用し、アル
ミ配線１７をその白金の配線層１３ａにコンタクトさせ
ることによって、アルミ配線１７に関するコンタクトホ
ールのアスペクト比が増大することを回避する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、例えば、メモリキャパシタの容量
絶縁膜（キャパシタ誘電体膜）に高誘電体薄膜を用いた
ＣＯＢ（Capacitor Over Bitline) 構造のＤＲＡＭ（Dy
namic Random Access Memory) 及びその製造方法に適用
して特に好適なものである。
その製造方法に関し、例えば、メモリキャパシタの容量
絶縁膜（キャパシタ誘電体膜）に高誘電体薄膜を用いた
ＣＯＢ（Capacitor Over Bitline) 構造のＤＲＡＭ（Dy
namic Random Access Memory) 及びその製造方法に適用
して特に好適なものである。
【０００２】
【従来の技術】近年、ＤＲＡＭのメモリキャパシタの容
量絶縁膜に高誘電体薄膜、例えば、ＰＺＴ（米国クレバ
イト社の商品名）のようなＰｂ（Ｚｒ−Ｔｉ）Ｏ3 （Ｐ
ｂＺｒＯ3 とＰｂＴｉＯ3 の固溶体）からなる強誘電体
薄膜やＴａ2 Ｏ5 からなる高誘電体薄膜を用いて、メモ
リセル容量を大きくすることが検討されている。
量絶縁膜に高誘電体薄膜、例えば、ＰＺＴ（米国クレバ
イト社の商品名）のようなＰｂ（Ｚｒ−Ｔｉ）Ｏ3 （Ｐ
ｂＺｒＯ3 とＰｂＴｉＯ3 の固溶体）からなる強誘電体
薄膜やＴａ2 Ｏ5 からなる高誘電体薄膜を用いて、メモ
リセル容量を大きくすることが検討されている。
【０００３】一方、これらの高誘電体薄膜は、一般に、
６００℃以上の高温に耐えられないため、ＤＲＡＭのメ
モリセル構造を、層間絶縁膜の平坦化のためのリフロー
処理等の高温熱処理後にメモリキャパシタを形成するＣ
ＯＢ構造とすることが提案されている。
６００℃以上の高温に耐えられないため、ＤＲＡＭのメ
モリセル構造を、層間絶縁膜の平坦化のためのリフロー
処理等の高温熱処理後にメモリキャパシタを形成するＣ
ＯＢ構造とすることが提案されている。
【０００４】ところで、従来、一般的なＤＲＡＭにおい
て利用される配線は、通常、データ線（ビット線）とし
て利用される高温熱処理に耐え得るポリサイド配線と、
通常、多結晶シリコンからなるワード線の裏打ち配線と
して利用されるメタル配線であり、これらの配線はセル
アレイ部と同時に周辺回路部においても配線として利用
される。このうちポリサイド配線は、セル内ビットコン
タクトを通じてｎ型層に接続する必要があるため、通
常、その導電型をｎ型にする。しかしながら、近年ＣＭ
ＯＳ構成が支配的な周辺回路部においては、ｎ型のポリ
サイド配線を使用する機会が少なく、後者のメタル配線
が主要な配線となっている。
て利用される配線は、通常、データ線（ビット線）とし
て利用される高温熱処理に耐え得るポリサイド配線と、
通常、多結晶シリコンからなるワード線の裏打ち配線と
して利用されるメタル配線であり、これらの配線はセル
アレイ部と同時に周辺回路部においても配線として利用
される。このうちポリサイド配線は、セル内ビットコン
タクトを通じてｎ型層に接続する必要があるため、通
常、その導電型をｎ型にする。しかしながら、近年ＣＭ
ＯＳ構成が支配的な周辺回路部においては、ｎ型のポリ
サイド配線を使用する機会が少なく、後者のメタル配線
が主要な配線となっている。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭのメモリセル
構造の３次元化が進むにつれ、メモリセル領域と周辺回
路領域との間の段差の問題が深刻化している。メモリセ
ル構造を上述したＣＯＢ構造とすると、ビット線として
利用されるポリサイド配線に関しては、メモリセル領域
と周辺回路領域との間の段差の問題は殆ど解決される。
しかしながら、メモリセル領域においてメモリキャパシ
タよりも上層の裏打ちワード線として利用され、周辺回
路領域において主要配線として利用されるメタル配線に
関しては、依然として、段差の問題が未解決であった。
構造の３次元化が進むにつれ、メモリセル領域と周辺回
路領域との間の段差の問題が深刻化している。メモリセ
ル構造を上述したＣＯＢ構造とすると、ビット線として
利用されるポリサイド配線に関しては、メモリセル領域
と周辺回路領域との間の段差の問題は殆ど解決される。
しかしながら、メモリセル領域においてメモリキャパシ
タよりも上層の裏打ちワード線として利用され、周辺回
路領域において主要配線として利用されるメタル配線に
関しては、依然として、段差の問題が未解決であった。
【０００６】即ち、メタル配線は、通常、スパッタ法で
成膜するため、コンタクトホールのアスペクト比に上限
（〜３．０程度）が存在し、この理由から、メタル配線
を周辺回路領域においてさほど高い階層位置に形成する
ことができなかった。このため、メタル配線に関して
は、メモリセル領域と周辺回路領域との間で或る程度の
段差が生じることは避けられず、その段差が、メタル配
線のフォトリソグラフィー工程における焦点深度マージ
ンを越える場合があって、メタル配線のパターニングに
支障を来す場合があった。
成膜するため、コンタクトホールのアスペクト比に上限
（〜３．０程度）が存在し、この理由から、メタル配線
を周辺回路領域においてさほど高い階層位置に形成する
ことができなかった。このため、メタル配線に関して
は、メモリセル領域と周辺回路領域との間で或る程度の
段差が生じることは避けられず、その段差が、メタル配
線のフォトリソグラフィー工程における焦点深度マージ
ンを越える場合があって、メタル配線のパターニングに
支障を来す場合があった。
【０００７】そこで、本発明の目的は、例えば、ＤＲＡ
Ｍの裏打ちワード線として利用されるメタル配線に関し
てもメモリセル領域と周辺回路領域との間での段差を緩
和することができる半導体記憶装置及びその製造方法を
提供することである。
Ｍの裏打ちワード線として利用されるメタル配線に関し
てもメモリセル領域と周辺回路領域との間での段差を緩
和することができる半導体記憶装置及びその製造方法を
提供することである。
【０００８】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体記憶装置は、半導体基板上のメモリセル
領域に形成されたアクセストランジスタと、前記アクセ
ストランジスタの一方の拡散層に電気的に接続されたビ
ット線と、前記アクセストランジスタの他方の拡散層に
電気的に接続された下部電極を備え前記ビット線よりも
上層に形成されたメモリキャパシタと、前記半導体基板
上の前記メモリセル領域とは異なる周辺回路領域におい
て、前記メモリセル領域における前記ビット線と同一の
階層位置に前記ビット線と同一の材料により形成された
第１の配線層と、前記周辺回路領域において、前記メモ
リセル領域における前記メモリキャパシタの前記下部電
極と同一の階層位置に前記下部電極と同一の材料により
形成された第２の配線層とを有する。
本発明の半導体記憶装置は、半導体基板上のメモリセル
領域に形成されたアクセストランジスタと、前記アクセ
ストランジスタの一方の拡散層に電気的に接続されたビ
ット線と、前記アクセストランジスタの他方の拡散層に
電気的に接続された下部電極を備え前記ビット線よりも
上層に形成されたメモリキャパシタと、前記半導体基板
上の前記メモリセル領域とは異なる周辺回路領域におい
て、前記メモリセル領域における前記ビット線と同一の
階層位置に前記ビット線と同一の材料により形成された
第１の配線層と、前記周辺回路領域において、前記メモ
リセル領域における前記メモリキャパシタの前記下部電
極と同一の階層位置に前記下部電極と同一の材料により
形成された第２の配線層とを有する。
【０００９】本発明の一態様では、前記メモリキャパシ
タのキャパシタ誘電体膜がＰｂ（Ｚｒ−Ｔｉ）Ｏ3 から
なり、前記メモリキャパシタの前記下部電極及び前記第
２の配線層が、金、白金及びチタン酸ストロンチウムか
らなる群より選ばれた少なくとも１種からなる。
タのキャパシタ誘電体膜がＰｂ（Ｚｒ−Ｔｉ）Ｏ3 から
なり、前記メモリキャパシタの前記下部電極及び前記第
２の配線層が、金、白金及びチタン酸ストロンチウムか
らなる群より選ばれた少なくとも１種からなる。
【００１０】本発明の一態様では、前記メモリキャパシ
タのキャパシタ誘電体膜がＴａ2 Ｏ5 からなり、前記メ
モリキャパシタの前記下部電極及び前記第２の配線層
が、バリアメタル層及びその上の多結晶シリコン層を備
えた少なくとも２層構造の膜からなる。
タのキャパシタ誘電体膜がＴａ2 Ｏ5 からなり、前記メ
モリキャパシタの前記下部電極及び前記第２の配線層
が、バリアメタル層及びその上の多結晶シリコン層を備
えた少なくとも２層構造の膜からなる。
【００１１】本発明の一態様では、前記バリアメタル層
が、Ｔｉ膜、ＴｉＮ膜及びＴｉ膜とＴｉＮ膜の積層膜か
らなる群より選ばれた１種からなる。
が、Ｔｉ膜、ＴｉＮ膜及びＴｉ膜とＴｉＮ膜の積層膜か
らなる群より選ばれた１種からなる。
【００１２】本発明の一態様では、前記第２の配線層
が、前記周辺回路領域に形成された第１及び第２の半導
体素子を互いに接続する配線層を含む。
が、前記周辺回路領域に形成された第１及び第２の半導
体素子を互いに接続する配線層を含む。
【００１３】本発明の一態様では、前記第１の半導体素
子がｐチャネルＭＯＳＦＥＴであり、前記第２の半導体
素子がｎチャネルＭＯＳＦＥＴである。
子がｐチャネルＭＯＳＦＥＴであり、前記第２の半導体
素子がｎチャネルＭＯＳＦＥＴである。
【００１４】本発明の一態様では、前記メモリセル領域
において前記メモリセルキャパシタよりも上層に形成さ
れた第３の配線層と、前記周辺回路領域において、前記
メモリセル領域における前記第３の配線層と実質的に同
一の階層位置に前記第３の配線層と同一の材料により形
成された第４の配線層とを有し、前記第４の配線層が所
定の位置で前記第２の配線層に電気的に接続している。
において前記メモリセルキャパシタよりも上層に形成さ
れた第３の配線層と、前記周辺回路領域において、前記
メモリセル領域における前記第３の配線層と実質的に同
一の階層位置に前記第３の配線層と同一の材料により形
成された第４の配線層とを有し、前記第４の配線層が所
定の位置で前記第２の配線層に電気的に接続している。
【００１５】また、本発明の半導体記憶装置の製造方法
は、トランジスタとキャパシタとを有するメモリセルを
備えた半導体記憶装置の製造方法において、半導体基板
上の前記メモリセルが形成されるメモリセル領域にトラ
ンジスタ構造を形成するとともに、前記半導体基板上の
前記メモリセル領域とは異なる周辺回路領域に第１及び
第２の半導体素子を夫々形成する工程と、前記メモリセ
ル領域及び前記周辺回路領域の全面に第１の層間絶縁膜
を形成する工程と、前記メモリセル領域における前記第
１の層間絶縁膜にビットコンタクトとなる第１の開孔を
形成する工程と、前記第１の開孔の内部を含む前記第１
の層間絶縁膜上の全面に第１の導電膜を形成した後、前
記第１の導電膜を、前記メモリセル領域においてはビッ
ト線の形状に、前記周辺回路領域においては所定の配線
形状に夫々加工する工程と、前記メモリセル領域及び前
記周辺回路領域の全面に第２の層間絶縁膜を形成する工
程と、前記メモリセル領域における前記第１及び第２の
層間絶縁膜にストレージコンタクトとなる第２の開孔を
形成するとともに、前記周辺回路領域における前記第１
及び第２の層間絶縁膜に少なくとも前記第１及び第２の
半導体素子に対するコンタクトホールとなる第３の開孔
を形成する工程と、前記第２及び第３の開孔の内部を含
む前記第２の層間絶縁膜上の全面に第２の導電膜を形成
した後、前記第２の導電膜を、前記メモリセル領域にお
いてはキャパシタの下部電極の形状に、前記周辺回路領
域においては前記第１及び第２の半導体素子を互いに電
気的に接続する配線を含む所定の配線形状に夫々加工す
る工程とを有する。
は、トランジスタとキャパシタとを有するメモリセルを
備えた半導体記憶装置の製造方法において、半導体基板
上の前記メモリセルが形成されるメモリセル領域にトラ
ンジスタ構造を形成するとともに、前記半導体基板上の
前記メモリセル領域とは異なる周辺回路領域に第１及び
第２の半導体素子を夫々形成する工程と、前記メモリセ
ル領域及び前記周辺回路領域の全面に第１の層間絶縁膜
を形成する工程と、前記メモリセル領域における前記第
１の層間絶縁膜にビットコンタクトとなる第１の開孔を
形成する工程と、前記第１の開孔の内部を含む前記第１
の層間絶縁膜上の全面に第１の導電膜を形成した後、前
記第１の導電膜を、前記メモリセル領域においてはビッ
ト線の形状に、前記周辺回路領域においては所定の配線
形状に夫々加工する工程と、前記メモリセル領域及び前
記周辺回路領域の全面に第２の層間絶縁膜を形成する工
程と、前記メモリセル領域における前記第１及び第２の
層間絶縁膜にストレージコンタクトとなる第２の開孔を
形成するとともに、前記周辺回路領域における前記第１
及び第２の層間絶縁膜に少なくとも前記第１及び第２の
半導体素子に対するコンタクトホールとなる第３の開孔
を形成する工程と、前記第２及び第３の開孔の内部を含
む前記第２の層間絶縁膜上の全面に第２の導電膜を形成
した後、前記第２の導電膜を、前記メモリセル領域にお
いてはキャパシタの下部電極の形状に、前記周辺回路領
域においては前記第１及び第２の半導体素子を互いに電
気的に接続する配線を含む所定の配線形状に夫々加工す
る工程とを有する。
【００１６】本発明の一態様では、少なくとも前記メモ
リセル領域において、前記第２の導電膜をキャパシタの
下部電極の形状に加工した後、その上にキャパシタ誘電
体膜を形成し、更に、その上にキャパシタの上部電極を
形成する工程を更に有する。
リセル領域において、前記第２の導電膜をキャパシタの
下部電極の形状に加工した後、その上にキャパシタ誘電
体膜を形成し、更に、その上にキャパシタの上部電極を
形成する工程を更に有する。
【００１７】本発明の一態様では、前記第２の導電膜と
して、バリアメタル層を含む２層構造の膜を形成する。
して、バリアメタル層を含む２層構造の膜を形成する。
【００１８】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い添付図面を参照して説明する。
態に従い添付図面を参照して説明する。
【００１９】先ず、図１及び図２を参照して、本発明の
第１の実施の形態によるＤＲＡＭをその製造方法に従い
説明する。なお、図１及び図２の各図において、左図に
周辺回路領域を、右図にメモリセル領域を夫々示す。
第１の実施の形態によるＤＲＡＭをその製造方法に従い
説明する。なお、図１及び図２の各図において、左図に
周辺回路領域を、右図にメモリセル領域を夫々示す。
【００２０】まず、図１（ａ）に示すように、ｐ型シリ
コン半導体基板１の所定領域にリン（Ｐ）をイオン注入
し、例えば、Ｎ2 雰囲気中で１０００℃の高温熱処理を
行って、ｎウェル領域２を形成する。次に、シリコン半
導体基板１の全面に４０〜６０ｎｍ程度の膜厚の熱酸化
膜４を形成し、次いで、その上に、リンをドープした膜
厚１５０〜２００ｎｍ程度の多結晶シリコン膜６をＣＶ
Ｄ法により形成し、更に、その上に、第１キャップ酸化
膜１１をやはりＣＶＤ法により形成する。次に、フォト
リソグラフィー及び異方性ドライエッチング技術によ
り、それらの第１キャップ酸化膜１１と多結晶シリコン
膜６を、フィールド領域（素子分離領域）とすべき領域
にのみ残す形状にパターニングする。次に、ＳｉＯ2 膜
をＣＶＤ法により全面に形成した後、これを異方性ドラ
イエッチングして、上述した第１キャップ酸化膜１１と
多結晶シリコン膜６のパターンの側壁に図示の如くサイ
ドウォール酸化膜を形成し、素子分離構造を完成させ
る。なお、このサイドウォール酸化膜を形成する時の異
方性ドライエッチングにより、フィールド領域で囲まれ
た素子形成領域の上の熱酸化膜４は除去される。
コン半導体基板１の所定領域にリン（Ｐ）をイオン注入
し、例えば、Ｎ2 雰囲気中で１０００℃の高温熱処理を
行って、ｎウェル領域２を形成する。次に、シリコン半
導体基板１の全面に４０〜６０ｎｍ程度の膜厚の熱酸化
膜４を形成し、次いで、その上に、リンをドープした膜
厚１５０〜２００ｎｍ程度の多結晶シリコン膜６をＣＶ
Ｄ法により形成し、更に、その上に、第１キャップ酸化
膜１１をやはりＣＶＤ法により形成する。次に、フォト
リソグラフィー及び異方性ドライエッチング技術によ
り、それらの第１キャップ酸化膜１１と多結晶シリコン
膜６を、フィールド領域（素子分離領域）とすべき領域
にのみ残す形状にパターニングする。次に、ＳｉＯ2 膜
をＣＶＤ法により全面に形成した後、これを異方性ドラ
イエッチングして、上述した第１キャップ酸化膜１１と
多結晶シリコン膜６のパターンの側壁に図示の如くサイ
ドウォール酸化膜を形成し、素子分離構造を完成させ
る。なお、このサイドウォール酸化膜を形成する時の異
方性ドライエッチングにより、フィールド領域で囲まれ
た素子形成領域の上の熱酸化膜４は除去される。
【００２１】次に、図１（ｂ）に示すように、上述の素
子分離構造が形成されたフィールド領域により囲まれた
素子形成領域のシリコン半導体基板１の表面にゲート酸
化膜７を形成した後、その上に、左図の周辺回路領域に
おいてはトランジスタのゲート電極（不図示）となり、
右図のメモリセル領域においてはワード線となるｎ型多
結晶シリコン膜１８を全面に形成し、更に、その上に第
２キャップ酸化膜１２を形成する。そして、これらの第
２キャップ酸化膜１２と多結晶シリコン膜１８を所定形
状にパターニングした後、上述した素子分離構造の場合
と同様にして、その側壁にサイドウォール酸化膜を形成
する。なお、このサイドウォール酸化膜を形成する前
に、ＬＤＤ構造トランジスタの低濃度拡散層を形成する
ためのイオン注入を行っても良い。
子分離構造が形成されたフィールド領域により囲まれた
素子形成領域のシリコン半導体基板１の表面にゲート酸
化膜７を形成した後、その上に、左図の周辺回路領域に
おいてはトランジスタのゲート電極（不図示）となり、
右図のメモリセル領域においてはワード線となるｎ型多
結晶シリコン膜１８を全面に形成し、更に、その上に第
２キャップ酸化膜１２を形成する。そして、これらの第
２キャップ酸化膜１２と多結晶シリコン膜１８を所定形
状にパターニングした後、上述した素子分離構造の場合
と同様にして、その側壁にサイドウォール酸化膜を形成
する。なお、このサイドウォール酸化膜を形成する前
に、ＬＤＤ構造トランジスタの低濃度拡散層を形成する
ためのイオン注入を行っても良い。
【００２２】次に、図１（ｃ）に示すように、ＣＶＤ法
によりノンドープの多結晶シリコン膜を全面に１５０ｎ
ｍ程度の膜厚に形成した後、この多結晶シリコン膜の所
定の領域にヒ素（Ａｓ）をイオン注入し、他の領域にＢ
Ｆ2 をイオン注入する。しかる後、熱処理を行い、ｐ型
多結晶シリコン層８とｎ型多結晶シリコン層９を夫々形
成するともに、これらのｐ型多結晶シリコン層８とｎ型
多結晶シリコン層９からの不純物の熱拡散によりシリコ
ン半導体基板１の表面領域にｐ型拡散層２３とｎ型拡散
層２４を夫々形成する。そして、これらのｐ型多結晶シ
リコン層８とｎ型多結晶シリコン層９を各個に分離すべ
くパターニングする。これらのｐ型多結晶シリコン層８
とｎ型多結晶シリコン層９は、シリコン半導体基板１内
の各拡散層からの引き出し電極を構成するもので、後に
形成するコンタクトホールのマスク合わせ余裕を緩和す
るためのものである。また、シリコン半導体基板１内の
各拡散層をこれらのｐ型多結晶シリコン層８とｎ型多結
晶シリコン層９からの不純物の熱拡散で形成することに
より、拡散層の浅接合化を達成する効果もある。
によりノンドープの多結晶シリコン膜を全面に１５０ｎ
ｍ程度の膜厚に形成した後、この多結晶シリコン膜の所
定の領域にヒ素（Ａｓ）をイオン注入し、他の領域にＢ
Ｆ2 をイオン注入する。しかる後、熱処理を行い、ｐ型
多結晶シリコン層８とｎ型多結晶シリコン層９を夫々形
成するともに、これらのｐ型多結晶シリコン層８とｎ型
多結晶シリコン層９からの不純物の熱拡散によりシリコ
ン半導体基板１の表面領域にｐ型拡散層２３とｎ型拡散
層２４を夫々形成する。そして、これらのｐ型多結晶シ
リコン層８とｎ型多結晶シリコン層９を各個に分離すべ
くパターニングする。これらのｐ型多結晶シリコン層８
とｎ型多結晶シリコン層９は、シリコン半導体基板１内
の各拡散層からの引き出し電極を構成するもので、後に
形成するコンタクトホールのマスク合わせ余裕を緩和す
るためのものである。また、シリコン半導体基板１内の
各拡散層をこれらのｐ型多結晶シリコン層８とｎ型多結
晶シリコン層９からの不純物の熱拡散で形成することに
より、拡散層の浅接合化を達成する効果もある。
【００２３】次に、図１（ｄ）に示すように、層間絶縁
膜１６としてＣＶＤ法によりＢＰＳＧ膜を全面に形成し
た後、これを８５０〜９００℃の温度でリフロー処理し
てその表面を平坦化する。次いで、フォトリソグラフィ
ー及びドライエッチング技術により、図示の如く、メモ
リセル領域におけるアクセストランジスタの一方の拡散
層２４に接続したｎ型多結晶シリコン層９の上の位置の
層間絶縁膜１６にビットコンタクトとなる開孔１００を
形成するとともに、周辺回路領域における所定のｎ型多
結晶シリコン層９の上の位置の層間絶縁膜１６に開孔１
０１を形成する。そして、リン（Ｐ）をドープした多結
晶シリコン膜を開孔１００、１０１内を含む全面にＣＶ
Ｄ法により形成し、更に、その上にＷＳｉ2 膜をＣＶＤ
法により形成し、これらの多結晶シリコン膜とＷＳｉ2
膜をパターニングして、メモリセル領域においてはビッ
ト線（データ線）を構成し、周辺回路領域においては所
定の配線を構成するポリサイド配線１０を形成する。
膜１６としてＣＶＤ法によりＢＰＳＧ膜を全面に形成し
た後、これを８５０〜９００℃の温度でリフロー処理し
てその表面を平坦化する。次いで、フォトリソグラフィ
ー及びドライエッチング技術により、図示の如く、メモ
リセル領域におけるアクセストランジスタの一方の拡散
層２４に接続したｎ型多結晶シリコン層９の上の位置の
層間絶縁膜１６にビットコンタクトとなる開孔１００を
形成するとともに、周辺回路領域における所定のｎ型多
結晶シリコン層９の上の位置の層間絶縁膜１６に開孔１
０１を形成する。そして、リン（Ｐ）をドープした多結
晶シリコン膜を開孔１００、１０１内を含む全面にＣＶ
Ｄ法により形成し、更に、その上にＷＳｉ2 膜をＣＶＤ
法により形成し、これらの多結晶シリコン膜とＷＳｉ2
膜をパターニングして、メモリセル領域においてはビッ
ト線（データ線）を構成し、周辺回路領域においては所
定の配線を構成するポリサイド配線１０を形成する。
【００２４】次に、図２（ａ）に示すように、層間絶縁
膜１６として全面に再度ＢＰＳＧ膜を形成し、リフロー
処理によりその表面を平坦化する。次いで、メモリセル
領域におけるアクセストランジスタの他方の拡散層２４
に接続したｎ型多結晶シリコン層９の上の位置の層間絶
縁膜１６にストレージコンタクトとなる開孔１０２を形
成するとともに、周辺回路領域における所定のｐ型多結
晶シリコン層８及びｎ型多結晶シリコン層９の上の位置
の層間絶縁膜１６に開孔１０３を形成する。そして、
金、白金又はチタン酸ストロンチウムからなる金属膜を
開孔１０２、１０３内を含む全面にスパッタ法により形
成した後、メモリセル領域においてはこの金属膜をメモ
リセルキャパシタの下部電極（ストレージノード）１３
の形状に、周辺回路領域においては所定の金属配線層１
３ａの形状に加工する。本実施の形態では、周辺回路領
域における金属配線層１３ａは、ｐチャネルＭＯＳトラ
ンジスタの一方の拡散層２３に接続したｐ型多結晶シリ
コン層８とｎチャネルＭＯＳトランジスタの一方の拡散
層２４に接続したｎ型多結晶シリコン層９とを互いに接
続するための金属配線、例えば、ＣＭＯＳインバータの
入出力配線の一部として利用される。
膜１６として全面に再度ＢＰＳＧ膜を形成し、リフロー
処理によりその表面を平坦化する。次いで、メモリセル
領域におけるアクセストランジスタの他方の拡散層２４
に接続したｎ型多結晶シリコン層９の上の位置の層間絶
縁膜１６にストレージコンタクトとなる開孔１０２を形
成するとともに、周辺回路領域における所定のｐ型多結
晶シリコン層８及びｎ型多結晶シリコン層９の上の位置
の層間絶縁膜１６に開孔１０３を形成する。そして、
金、白金又はチタン酸ストロンチウムからなる金属膜を
開孔１０２、１０３内を含む全面にスパッタ法により形
成した後、メモリセル領域においてはこの金属膜をメモ
リセルキャパシタの下部電極（ストレージノード）１３
の形状に、周辺回路領域においては所定の金属配線層１
３ａの形状に加工する。本実施の形態では、周辺回路領
域における金属配線層１３ａは、ｐチャネルＭＯＳトラ
ンジスタの一方の拡散層２３に接続したｐ型多結晶シリ
コン層８とｎチャネルＭＯＳトランジスタの一方の拡散
層２４に接続したｎ型多結晶シリコン層９とを互いに接
続するための金属配線、例えば、ＣＭＯＳインバータの
入出力配線の一部として利用される。
【００２５】次に、図２（ｂ）に示すように、周辺回路
領域を不図示のフォトレジストで覆った状態で、メモリ
セル領域において、ＰＺＴ薄膜によりメモリキャパシタ
のキャパシタ誘電体膜（容量絶縁膜）２０を形成し、更
に、その上に、金、白金又はチタン酸ストロンチウムに
よりメモリキャパシタの上部電極（セルプレート）２２
を形成する。
領域を不図示のフォトレジストで覆った状態で、メモリ
セル領域において、ＰＺＴ薄膜によりメモリキャパシタ
のキャパシタ誘電体膜（容量絶縁膜）２０を形成し、更
に、その上に、金、白金又はチタン酸ストロンチウムに
よりメモリキャパシタの上部電極（セルプレート）２２
を形成する。
【００２６】次に、図２（ｃ）に示すように、層間絶縁
膜１６として全面に再度ＢＰＳＧ膜を形成するが、特に
平坦化処理は行わない。そして、その層間絶縁膜１６の
所定の位置にコンタクト用の開孔１０４を形成した後、
その開孔１０４内を含むパターンに、周辺回路領域にお
いて主要配線となり、メモリセル領域においてワード線
１８の裏打ち配線となるＡｌを主成分としたアルミ配線
１７を形成する。
膜１６として全面に再度ＢＰＳＧ膜を形成するが、特に
平坦化処理は行わない。そして、その層間絶縁膜１６の
所定の位置にコンタクト用の開孔１０４を形成した後、
その開孔１０４内を含むパターンに、周辺回路領域にお
いて主要配線となり、メモリセル領域においてワード線
１８の裏打ち配線となるＡｌを主成分としたアルミ配線
１７を形成する。
【００２７】しかる後、図示は省略するが、保護膜等を
形成してＤＲＡＭを完成させる。
形成してＤＲＡＭを完成させる。
【００２８】本実施の形態では、図２（ｃ）に示すよう
に、周辺回路領域において、メモリセル領域のビット線
に対応するポリサイド配線１０及びメモリセル領域のメ
モリキャパシタの下部電極１３に対応する金属配線層１
３ａを夫々設けているので、特に、アルミ配線１７に関
し周辺回路領域とメモリセル領域との間の段差が軽減さ
れる。しかも、周辺回路領域において、アルミ配線１７
は金属配線層１３ａに対しコンタクトをとれば良いの
で、それ程アスペクト比の高いコンタクトホールを形成
する必要がなくなり、この結果、周辺回路領域において
もアルミ配線１７を比較的高い階層位置に形成すること
ができる。
に、周辺回路領域において、メモリセル領域のビット線
に対応するポリサイド配線１０及びメモリセル領域のメ
モリキャパシタの下部電極１３に対応する金属配線層１
３ａを夫々設けているので、特に、アルミ配線１７に関
し周辺回路領域とメモリセル領域との間の段差が軽減さ
れる。しかも、周辺回路領域において、アルミ配線１７
は金属配線層１３ａに対しコンタクトをとれば良いの
で、それ程アスペクト比の高いコンタクトホールを形成
する必要がなくなり、この結果、周辺回路領域において
もアルミ配線１７を比較的高い階層位置に形成すること
ができる。
【００２９】仮に、周辺回路領域において、シリコン半
導体基板１に形成された拡散層に対しアルミ配線１７を
コンタクトさせる必要がある場合には、例えば、図３に
示すように、シリコン半導体基板１内の例えばｎ型拡散
層２４に接続したｎ型多結晶シリコン層９の上に、メモ
リセル領域のメモリキャパシタの下部電極１３と同じ材
料で、金属配線層１３ａと同時に、金属パッド層１３ｂ
を形成し、この金属パッド層１３ｂに対しアルミ配線１
７をコンタクトさせるようにすれば、やはりアスペクト
比の高いコンタクトホールを形成する必要はなくなる。
導体基板１に形成された拡散層に対しアルミ配線１７を
コンタクトさせる必要がある場合には、例えば、図３に
示すように、シリコン半導体基板１内の例えばｎ型拡散
層２４に接続したｎ型多結晶シリコン層９の上に、メモ
リセル領域のメモリキャパシタの下部電極１３と同じ材
料で、金属配線層１３ａと同時に、金属パッド層１３ｂ
を形成し、この金属パッド層１３ｂに対しアルミ配線１
７をコンタクトさせるようにすれば、やはりアスペクト
比の高いコンタクトホールを形成する必要はなくなる。
【００３０】なお、この金属パッド層１３ｂと同様の構
成は、メモリセル領域におけるワード線１８とその裏打
ち配線であるアルミ配線１７との間にも適用することが
できる。
成は、メモリセル領域におけるワード線１８とその裏打
ち配線であるアルミ配線１７との間にも適用することが
できる。
【００３１】次に、図４を参照して、本発明の第２の実
施の形態を説明する。
施の形態を説明する。
【００３２】この第２の実施の形態においては、図４
（ａ）に示すように、上述した第１の実施の形態の図１
（ｄ）の工程の後、その第１の実施の形態の場合と同様
に、層間絶縁膜１６として全面にＢＰＳＧ膜を形成し、
リフロー処理によりその表面を平坦化する。そして、や
はり第１の実施の形態の場合と同様に、メモリセル領域
においてストレージコンタクトとなる開孔１０２を形成
するとともに、周辺回路領域において所定のｐ型多結晶
シリコン層８及びｎ型多結晶シリコン層９に対するコン
タクトホールとなる開孔１０３を形成する。
（ａ）に示すように、上述した第１の実施の形態の図１
（ｄ）の工程の後、その第１の実施の形態の場合と同様
に、層間絶縁膜１６として全面にＢＰＳＧ膜を形成し、
リフロー処理によりその表面を平坦化する。そして、や
はり第１の実施の形態の場合と同様に、メモリセル領域
においてストレージコンタクトとなる開孔１０２を形成
するとともに、周辺回路領域において所定のｐ型多結晶
シリコン層８及びｎ型多結晶シリコン層９に対するコン
タクトホールとなる開孔１０３を形成する。
【００３３】次に、この第２の実施の形態では、Ｔｉ
膜、ＴｉＮ膜或いはそれらの積層膜からなるバリアメタ
ル層１９を開孔１０２、１０３内を含む全面に形成した
後、その上にｎ型多結晶シリコン膜２１を形成する。そ
して、フォトリソグラフィー及びドライエッチングによ
り、ｎ型多結晶シリコン膜２１及びバリアメタル層１９
を、メモリセル領域においてはメモリセルキャパシタの
下部電極１１３の形状に、周辺回路領域においては所定
の配線層１１３ａの形状に加工する。本実施の形態で
は、ｎ型多結晶シリコン膜２１の下に、そのｎ型多結晶
シリコン膜の形成温度（高々５５０〜６００℃程度）に
耐え得るバリアメタル層１９を設けることにより、配線
層１１３ａをｐ型多結晶シリコン層８とｎ型多結晶シリ
コン層９との両方にコンタクトさせることができる。
膜、ＴｉＮ膜或いはそれらの積層膜からなるバリアメタ
ル層１９を開孔１０２、１０３内を含む全面に形成した
後、その上にｎ型多結晶シリコン膜２１を形成する。そ
して、フォトリソグラフィー及びドライエッチングによ
り、ｎ型多結晶シリコン膜２１及びバリアメタル層１９
を、メモリセル領域においてはメモリセルキャパシタの
下部電極１１３の形状に、周辺回路領域においては所定
の配線層１１３ａの形状に加工する。本実施の形態で
は、ｎ型多結晶シリコン膜２１の下に、そのｎ型多結晶
シリコン膜の形成温度（高々５５０〜６００℃程度）に
耐え得るバリアメタル層１９を設けることにより、配線
層１１３ａをｐ型多結晶シリコン層８とｎ型多結晶シリ
コン層９との両方にコンタクトさせることができる。
【００３４】次に、図４（ｂ）に示すように、周辺回路
領域を不図示のフォトレジストで覆った状態で、メモリ
セル領域において、Ｔａ2 Ｏ5 薄膜によりメモリキャパ
シタのキャパシタ誘電体膜１２０を形成し、更に、その
上に、ｎ型多結晶シリコン膜からなるメモリキャパシタ
の上部電極１２２を形成する。
領域を不図示のフォトレジストで覆った状態で、メモリ
セル領域において、Ｔａ2 Ｏ5 薄膜によりメモリキャパ
シタのキャパシタ誘電体膜１２０を形成し、更に、その
上に、ｎ型多結晶シリコン膜からなるメモリキャパシタ
の上部電極１２２を形成する。
【００３５】以降は、上述した第１の実施の形態の場合
と同様、図４（ｄ）に示すように、層間絶縁膜１６とし
て全面に再度ＢＰＳＧ膜を形成し、その層間絶縁膜１６
の所定の位置にコンタクト用の開孔１０４を形成した
後、その開孔１０４内を含むパターンにアルミ配線１７
を形成する。そして、この後、保護膜（不図示）等を形
成してＤＲＡＭを完成させる。
と同様、図４（ｄ）に示すように、層間絶縁膜１６とし
て全面に再度ＢＰＳＧ膜を形成し、その層間絶縁膜１６
の所定の位置にコンタクト用の開孔１０４を形成した
後、その開孔１０４内を含むパターンにアルミ配線１７
を形成する。そして、この後、保護膜（不図示）等を形
成してＤＲＡＭを完成させる。
【００３６】この第２の実施の形態においても、上述し
た第１の実施の形態と実質的に同じ効果を得ることがで
きる。
た第１の実施の形態と実質的に同じ効果を得ることがで
きる。
【００３７】
【発明の効果】本発明によれば、例えば、ＤＲＡＭのＣ
ＭＯＳ構造の周辺回路領域において主要配線として利用
されるメタル配線に関してもメモリセル領域と周辺回路
領域との間の段差を軽減することができ、その結果、メ
タル配線のフォトリソグラフィー工程における焦点深度
マージンに関する問題を解決することができる。そし
て、特に周辺回路領域における多層配線化を促進するこ
とができるので、チップサイズの縮小化を実現すること
ができる。
ＭＯＳ構造の周辺回路領域において主要配線として利用
されるメタル配線に関してもメモリセル領域と周辺回路
領域との間の段差を軽減することができ、その結果、メ
タル配線のフォトリソグラフィー工程における焦点深度
マージンに関する問題を解決することができる。そし
て、特に周辺回路領域における多層配線化を促進するこ
とができるので、チップサイズの縮小化を実現すること
ができる。
【００３８】また、本発明は、メモリキャパシタのキャ
パシタ誘電体膜にＰＺＴやＴａ2 Ｏ5 のような高誘電体
薄膜を用いてメモリ容量を増大させるようにしたＤＲＡ
Ｍ等において特に効果を発揮する。
パシタ誘電体膜にＰＺＴやＴａ2 Ｏ5 のような高誘電体
薄膜を用いてメモリ容量を増大させるようにしたＤＲＡ
Ｍ等において特に効果を発揮する。
【図１】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図２】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図３】本発明の第１の実施の形態によるＤＲＡＭの他
の部分の構成を示す断面図である。
の部分の構成を示す断面図である。
【図４】本発明の第２の実施の形態によるＤＲＡＭの製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
１ ｐ型シリコン半導体基板 ２ ｎウェル ８ ｐ型多結晶シリコン層 ９ ｎ型多結晶シリコン層 １０ ポリサイド配線（ビット線） １３、１１３ キャパシタ下部電極 １３ａ 金属配線層 １３ｂ 金属パッド １７ アルミ配線 １８ 多結晶シリコン膜（ワード線） １９ バリアメタル層 ２０、１２０ キャパシタ誘電体膜 ２１ ｎ型多結晶シリコン膜 ２２、１２２ キャパシタ上部電極 ２３ ｐ型拡散層 ２４ ｎ型拡散層 １００ 開孔（ビットコンタクト） １０２ 開孔（ストレージコンタクト） １１３ａ 配線層
Claims (10)
- 【請求項１】 半導体基板上のメモリセル領域に形成さ
れたアクセストランジスタと、 前記アクセストランジスタの一方の拡散層に電気的に接
続されたビット線と、 前記アクセストランジスタの他方の拡散層に電気的に接
続された下部電極を備え前記ビット線よりも上層に形成
されたメモリキャパシタと、 前記半導体基板上の前記メモリセル領域とは異なる周辺
回路領域において、前記メモリセル領域における前記ビ
ット線と同一の階層位置に前記ビット線と同一の材料に
より形成された第１の配線層と、 前記周辺回路領域において、前記メモリセル領域におけ
る前記メモリキャパシタの前記下部電極と同一の階層位
置に前記下部電極と同一の材料により形成された第２の
配線層とを有することを特徴とする半導体記憶装置。 - 【請求項２】 前記メモリキャパシタのキャパシタ誘電
体膜がＰｂ（Ｚｒ−Ｔｉ）Ｏ3 からなり、前記メモリキ
ャパシタの前記下部電極及び前記第２の配線層が、金、
白金及びチタン酸ストロンチウムからなる群より選ばれ
た少なくとも１種からなることを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項３】 前記メモリキャパシタのキャパシタ誘電
体膜がＴａ2 Ｏ5 からなり、前記メモリキャパシタの前
記下部電極及び前記第２の配線層が、バリアメタル層及
びその上の多結晶シリコン層を備えた少なくとも２層構
造の膜からなることを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項４】 前記バリアメタル層が、Ｔｉ膜、ＴｉＮ
膜及びＴｉ膜とＴｉＮ膜の積層膜からなる群より選ばれ
た１種からなることを特徴とする請求項３に記載の半導
体記憶装置。 - 【請求項５】 前記第２の配線層が、前記周辺回路領域
に形成された第１及び第２の半導体素子を互いに接続す
る配線層を含むことを特徴とする請求項１〜４のいずれ
か１項に記載の半導体記憶装置。 - 【請求項６】 前記第１の半導体素子がｐチャネルＭＯ
ＳＦＥＴであり、前記第２の半導体素子がｎチャネルＭ
ＯＳＦＥＴであることを特徴とする請求項５に記載の半
導体記憶装置。 - 【請求項７】 前記メモリセル領域において前記メモリ
セルキャパシタよりも上層に形成された第３の配線層
と、前記周辺回路領域において、前記メモリセル領域に
おける前記第３の配線層と実質的に同一の階層位置に前
記第３の配線層と同一の材料により形成された第４の配
線層とを有し、前記第４の配線層が所定の位置で前記第
２の配線層に電気的に接続していることを特徴とする請
求項１〜６のいずれか１項に記載の半導体記憶装置。 - 【請求項８】 トランジスタとキャパシタとを有するメ
モリセルを備えた半導体記憶装置の製造方法において、 半導体基板上の前記メモリセルが形成されるメモリセル
領域にトランジスタ構造を形成するとともに、前記半導
体基板上の前記メモリセル領域とは異なる周辺回路領域
に第１及び第２の半導体素子を夫々形成する工程と、 前記メモリセル領域及び前記周辺回路領域の全面に第１
の層間絶縁膜を形成する工程と、 前記メモリセル領域における前記第１の層間絶縁膜にビ
ットコンタクトとなる第１の開孔を形成する工程と、 前記第１の開孔の内部を含む前記第１の層間絶縁膜上の
全面に第１の導電膜を形成した後、前記第１の導電膜
を、前記メモリセル領域においてはビット線の形状に、
前記周辺回路領域においては所定の配線形状に夫々加工
する工程と、 前記メモリセル領域及び前記周辺回路領域の全面に第２
の層間絶縁膜を形成する工程と、 前記メモリセル領域における前記第１及び第２の層間絶
縁膜にストレージコンタクトとなる第２の開孔を形成す
るとともに、前記周辺回路領域における前記第１及び第
２の層間絶縁膜に少なくとも前記第１及び第２の半導体
素子に対するコンタクトホールとなる第３の開孔を形成
する工程と、 前記第２及び第３の開孔の内部を含む前記第２の層間絶
縁膜上の全面に第２の導電膜を形成した後、前記第２の
導電膜を、前記メモリセル領域においてはキャパシタの
下部電極の形状に、前記周辺回路領域においては前記第
１及び第２の半導体素子を互いに電気的に接続する配線
を含む所定の配線形状に夫々加工する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項９】 少なくとも前記メモリセル領域におい
て、前記第２の導電膜をキャパシタの下部電極の形状に
加工した後、その上にキャパシタ誘電体膜を形成し、更
に、その上にキャパシタの上部電極を形成する工程を更
に有することを特徴とする請求項８に記載の半導体記憶
装置の製造方法。 - 【請求項１０】 前記第２の導電膜として、バリアメタ
ル層を含む２層構造の膜を形成することを特徴とする請
求項８又は９に記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271648A JPH1098166A (ja) | 1996-09-20 | 1996-09-20 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271648A JPH1098166A (ja) | 1996-09-20 | 1996-09-20 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098166A true JPH1098166A (ja) | 1998-04-14 |
Family
ID=17502979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271648A Withdrawn JPH1098166A (ja) | 1996-09-20 | 1996-09-20 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098166A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019526A1 (de) * | 1998-09-30 | 2000-04-06 | Siemens Aktiengesellschaft | Halbleiter-speicherzelle und verfahren zur herstellung derselben |
| EP1146556A1 (en) * | 2000-04-07 | 2001-10-17 | Lucent Technologies Inc. | A process for fabricating an integrated ciruit that has embedded dram and logic devices |
| WO2001099160A3 (en) * | 2000-06-20 | 2002-10-17 | Infineon Technologies Corp | Reduction of topography between support regions and array regions of memory devices |
| KR100564422B1 (ko) * | 1999-04-22 | 2006-03-28 | 주식회사 하이닉스반도체 | Ｍｍｌ반도체소자의 디커플링 커패시터 및 그 형성방법 |
| JP2011082223A (ja) * | 2009-10-02 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置 |
| CN112117323A (zh) * | 2019-06-21 | 2020-12-22 | 三星电子株式会社 | 半导体器件及半导体器件的制造方法 |
-
1996
- 1996-09-20 JP JP8271648A patent/JPH1098166A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019526A1 (de) * | 1998-09-30 | 2000-04-06 | Siemens Aktiengesellschaft | Halbleiter-speicherzelle und verfahren zur herstellung derselben |
| KR100564422B1 (ko) * | 1999-04-22 | 2006-03-28 | 주식회사 하이닉스반도체 | Ｍｍｌ반도체소자의 디커플링 커패시터 및 그 형성방법 |
| EP1146556A1 (en) * | 2000-04-07 | 2001-10-17 | Lucent Technologies Inc. | A process for fabricating an integrated ciruit that has embedded dram and logic devices |
| WO2001099160A3 (en) * | 2000-06-20 | 2002-10-17 | Infineon Technologies Corp | Reduction of topography between support regions and array regions of memory devices |
| JP2011082223A (ja) * | 2009-10-02 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置 |
| CN112117323A (zh) * | 2019-06-21 | 2020-12-22 | 三星电子株式会社 | 半导体器件及半导体器件的制造方法 |
| CN112117323B (zh) * | 2019-06-21 | 2024-06-11 | 三星电子株式会社 | 半导体器件及半导体器件的制造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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