JPH02206173A - 多結晶薄膜トランジスタ - Google Patents
多結晶薄膜トランジスタInfo
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- JPH02206173A JPH02206173A JP1027977A JP2797789A JPH02206173A JP H02206173 A JPH02206173 A JP H02206173A JP 1027977 A JP1027977 A JP 1027977A JP 2797789 A JP2797789 A JP 2797789A JP H02206173 A JPH02206173 A JP H02206173A
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- Japan
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- gate electrode
- thin film
- insulating film
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/026—Manufacture or treatment of FETs having insulated gates [IGFET] having laterally-coplanar source and drain regions, a gate at the sides of the bulk channel, and both horizontal and vertical current flow
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多結晶薄膜トランジスタの製造方法に関する
。
。
近年ガラス基板上に薄膜能動デバイスをつくりこむ技術
は、大面積透過型液晶デイスプレィや密着型イメージセ
ンサ等を初めとする各種の応用がめざされ、研究が活発
化している。そのなかでも大面積に均一に成膜できるａ
−８ｉ：Ｈ薄膜（無定形゛シリコン薄膜）は既に製品レ
ベルの応用が進んでいる。しかしａ−８ｔ：Ｈ薄膜では
移動度が非常に遅いためその応用分野が制限されている
。
は、大面積透過型液晶デイスプレィや密着型イメージセ
ンサ等を初めとする各種の応用がめざされ、研究が活発
化している。そのなかでも大面積に均一に成膜できるａ
−８ｉ：Ｈ薄膜（無定形゛シリコン薄膜）は既に製品レ
ベルの応用が進んでいる。しかしａ−８ｔ：Ｈ薄膜では
移動度が非常に遅いためその応用分野が制限されている
。
すなわち光センサやスイッチングデバイスとしては応用
可能であるが、これらを駆動する周辺回路を同時につく
りこもうとした場合移動度が単結晶シリコンの約１００
０分の１と低いため必要とする速さの駆動回路を作成す
ることができない。現在この様な駆動回路はシリコンウ
ェーハ上で作成されワイヤボンディングで薄膜デバイス
と接続しているのが現状である。しかし製造コストや配
線の歩どまりなどの点から、将来的には全薄膜化が必用
とされている。このためにはガラス基板上に高移動度薄
膜を作成する手段が必要となる。最近では、ガラス基板
上で単結晶シリコンを得ることも可能となってきた。し
かしこのためにはがなりの高温プロセスを必用とし、ガ
ラス基板も含め他の部分が高温にさらされることになる
。この結果使用するガラス基板などを耐熱性の高い物に
しなければならないこと、他部への損傷の問題等が生じ
てくる。そこで低温プロセスで均一に高移動度の薄膜能
動デバイスを作成する研究が各所でおこなわれている。
可能であるが、これらを駆動する周辺回路を同時につく
りこもうとした場合移動度が単結晶シリコンの約１００
０分の１と低いため必要とする速さの駆動回路を作成す
ることができない。現在この様な駆動回路はシリコンウ
ェーハ上で作成されワイヤボンディングで薄膜デバイス
と接続しているのが現状である。しかし製造コストや配
線の歩どまりなどの点から、将来的には全薄膜化が必用
とされている。このためにはガラス基板上に高移動度薄
膜を作成する手段が必要となる。最近では、ガラス基板
上で単結晶シリコンを得ることも可能となってきた。し
かしこのためにはがなりの高温プロセスを必用とし、ガ
ラス基板も含め他の部分が高温にさらされることになる
。この結果使用するガラス基板などを耐熱性の高い物に
しなければならないこと、他部への損傷の問題等が生じ
てくる。そこで低温プロセスで均一に高移動度の薄膜能
動デバイスを作成する研究が各所でおこなわれている。
第６図は従来のプレーナ型薄膜トランジスタの構造を示
したものである。アイランド化された多結晶シリコン膜
２上にゲート絶縁膜３、ゲート電極４形成後、ゲート電
極をマスクとしてイオン注入によりソース領域２ｓ、
ドレイン領域２ｄを形成し、眉間絶縁膜７の形成、コン
タクトホール形成を行い、メタル配線を行う。このよう
な作成法により低温で電界効果移動度１００ｃｎｆ／Ｖ
、ｓ以上の性能が得られるようになった。
したものである。アイランド化された多結晶シリコン膜
２上にゲート絶縁膜３、ゲート電極４形成後、ゲート電
極をマスクとしてイオン注入によりソース領域２ｓ、
ドレイン領域２ｄを形成し、眉間絶縁膜７の形成、コン
タクトホール形成を行い、メタル配線を行う。このよう
な作成法により低温で電界効果移動度１００ｃｎｆ／Ｖ
、ｓ以上の性能が得られるようになった。
しかし多結晶シリコンＴＰＴでは通常のＭＯＳＦＥＴや
またアモルファスシリコンのＦＥＴに比べても、漏れ電
流が多いことが問題となっている。漏れ電流が多いこと
は液晶のスイッチングデバイスとしても、駆動回路を作
成する上でも問題問題となる。特に液晶やＥＬ等高電圧
を必要とするデバイスを駆動する応用が多いため、高耐
圧で低漏れ電流のデバイスが必要である。しかし通常の
プレーナ型多結晶薄膜トランジスタでは特に高電界印加
時に漏れ電流が急激に増大するという問題点を持ってい
る。
またアモルファスシリコンのＦＥＴに比べても、漏れ電
流が多いことが問題となっている。漏れ電流が多いこと
は液晶のスイッチングデバイスとしても、駆動回路を作
成する上でも問題問題となる。特に液晶やＥＬ等高電圧
を必要とするデバイスを駆動する応用が多いため、高耐
圧で低漏れ電流のデバイスが必要である。しかし通常の
プレーナ型多結晶薄膜トランジスタでは特に高電界印加
時に漏れ電流が急激に増大するという問題点を持ってい
る。
本発明の目的は工程数の増加や、移動度、しきい値の劣
化を引き起こすことなく耐圧、漏れ電流について改善さ
れたデバイス構造を得ることにある。
化を引き起こすことなく耐圧、漏れ電流について改善さ
れたデバイス構造を得ることにある。
この発明の要旨とするところは、絶縁性基板上に設けら
れた半導体活性層とそれをおおうゲート絶縁膜及びゲー
ト電極を含む多結晶薄膜トランジスタに於て、前記半導
体活性層に複数の貫通孔を有し、前記貫通孔の側壁部に
もゲート絶縁膜及びゲート電極が設けられているという
ものである。
れた半導体活性層とそれをおおうゲート絶縁膜及びゲー
ト電極を含む多結晶薄膜トランジスタに於て、前記半導
体活性層に複数の貫通孔を有し、前記貫通孔の側壁部に
もゲート絶縁膜及びゲート電極が設けられているという
ものである。
通常のプレーナ構造の薄膜トランジスタではソース・ド
レイン間に電圧を加えて行ったときにドレイン端に高電
界が印加され、この点でのバンドギャップ間の電界エミ
ッション電流が漏れ電流の原因となる。ここで単結晶シ
リコンではこのようなバンド間の漏れ電流は少ないため
通常では問題とならない。しかし多結晶シリコンではバ
ンドギャップ中に多くの粒界トラップが存在しこれを介
してのバンド間の漏れ電流が流れやすい。このため高電
圧印加時に急激な漏ね電流の増加が観測される。このよ
うな漏れ電流は多結晶シリコンでは本質的に避けられな
いものである。しかしこの電流はドレイン端の空乏層に
かかる電界に依存しているのでトレインのドーピング濃
度を小さくすれば、この領域にかかる電界を軽減し漏れ
電流を低減することができる。しかし一方でソース・ド
レインの寄生抵抗を高くすることになる、あるいは電極
金属とのオーミック性の問題からあまりドーピング濃度
を下げることはできない。一方でこのような漏れ電流も
チャネルを形成する半導体層の抵抗で制限される。ａ−
８ｉのトランジスタではこの半導体の抵抗が大きいため
ドレイン端での漏れ電流が大きいにもかかわらず漏れ電
流は低く押えられている。そこで本発明ではチャネルを
形成する活性層、特にゲート電極下部に複数の貫通孔を
設け、網目上の形状をもたせることにより、半導体層自
体の抵抗を高くし、オフ電流を低くしている。さらに活
性層に多数の貫通孔を有するため、チャネルを形成する
絶縁膜との界面を形成する面積が大きくなる。すなわち
第２図はトランジスタのチャネル部を拡大したものであ
るが、この図に示すように、半導体層に縦方向だけでな
く、横方向からも電界がかかるためチャネルを形成する
面積が大きくなる。このため実効的なＷ／Ｌ比が大きく
なり、大きなオン電流を得られる。この結果、高いオン
・オフ電流比を得、ソース・ドレイン間の耐圧を向上さ
せ漏れ電流の改善を行なっている。さらに電界が縦方向
だけでなく横方向からも印加されるため端部で電界強度
が強まり急峻なサブスレッショルド特性を有するという
利点も合わせ持っている。ただし、この電界強度の強ま
りはトレイン端にあっては漏れ電流の増加を引き起こす
。このため活性層上に形成される貫通孔はゲート電極下
のみにあって、ドレイン端には存在しないことが重要で
ある。
レイン間に電圧を加えて行ったときにドレイン端に高電
界が印加され、この点でのバンドギャップ間の電界エミ
ッション電流が漏れ電流の原因となる。ここで単結晶シ
リコンではこのようなバンド間の漏れ電流は少ないため
通常では問題とならない。しかし多結晶シリコンではバ
ンドギャップ中に多くの粒界トラップが存在しこれを介
してのバンド間の漏れ電流が流れやすい。このため高電
圧印加時に急激な漏ね電流の増加が観測される。このよ
うな漏れ電流は多結晶シリコンでは本質的に避けられな
いものである。しかしこの電流はドレイン端の空乏層に
かかる電界に依存しているのでトレインのドーピング濃
度を小さくすれば、この領域にかかる電界を軽減し漏れ
電流を低減することができる。しかし一方でソース・ド
レインの寄生抵抗を高くすることになる、あるいは電極
金属とのオーミック性の問題からあまりドーピング濃度
を下げることはできない。一方でこのような漏れ電流も
チャネルを形成する半導体層の抵抗で制限される。ａ−
８ｉのトランジスタではこの半導体の抵抗が大きいため
ドレイン端での漏れ電流が大きいにもかかわらず漏れ電
流は低く押えられている。そこで本発明ではチャネルを
形成する活性層、特にゲート電極下部に複数の貫通孔を
設け、網目上の形状をもたせることにより、半導体層自
体の抵抗を高くし、オフ電流を低くしている。さらに活
性層に多数の貫通孔を有するため、チャネルを形成する
絶縁膜との界面を形成する面積が大きくなる。すなわち
第２図はトランジスタのチャネル部を拡大したものであ
るが、この図に示すように、半導体層に縦方向だけでな
く、横方向からも電界がかかるためチャネルを形成する
面積が大きくなる。このため実効的なＷ／Ｌ比が大きく
なり、大きなオン電流を得られる。この結果、高いオン
・オフ電流比を得、ソース・ドレイン間の耐圧を向上さ
せ漏れ電流の改善を行なっている。さらに電界が縦方向
だけでなく横方向からも印加されるため端部で電界強度
が強まり急峻なサブスレッショルド特性を有するという
利点も合わせ持っている。ただし、この電界強度の強ま
りはトレイン端にあっては漏れ電流の増加を引き起こす
。このため活性層上に形成される貫通孔はゲート電極下
のみにあって、ドレイン端には存在しないことが重要で
ある。
次に本発明の実施例について説明する。
第１図（ａ）は本発明の一実施例を示す平面模式図、第
１図（ｂ）は第１図（ａ＞のｘ−ｘ’線断面図、第２図
は部分拡大断面図である。
１図（ｂ）は第１図（ａ＞のｘ−ｘ’線断面図、第２図
は部分拡大断面図である。
多結晶シリコン膜からなる半導体活性層２ａには多数の
貫通孔６が設けられている。
貫通孔６が設けられている。
次に、この実施例の製法について説明する。
第３図（ａ）、（ｂ）は本発明の一実施例の製法を説明
するための工程順に配置したトランジスタチップの断面
図である。
するための工程順に配置したトランジスタチップの断面
図である。
第３図（ａ）に示すように、多結晶シリコン膜２を厚さ
０．２μｍに成膜し、幅２００ ）ｔ ｍの短冊型にパ
ターニングする。このとき中央部（長さ２０μｍ）に４
μｍＸ４μｍの四角の貫通孔６を１００個形成する。次
に、第３図（１〕）に示すようにゲート絶縁膜３、ゲー
ト電極４を成膜しケート電極パターンを形成する。この
後ゲート電極をマスクとしてイオン注入法により自己整
合的に高濃度のソース領域２Ｓ、ドレイン領域２ｄを形
成しデバイスを完成させる。アイランドの形状以外は通
常のデバイス作成プロセスと同じで、網状チャネル構造
を有するトランジスタが簡単に得られた。この様な構造
は、第５図に示すスタガー構造においても有効である。
０．２μｍに成膜し、幅２００ ）ｔ ｍの短冊型にパ
ターニングする。このとき中央部（長さ２０μｍ）に４
μｍＸ４μｍの四角の貫通孔６を１００個形成する。次
に、第３図（１〕）に示すようにゲート絶縁膜３、ゲー
ト電極４を成膜しケート電極パターンを形成する。この
後ゲート電極をマスクとしてイオン注入法により自己整
合的に高濃度のソース領域２Ｓ、ドレイン領域２ｄを形
成しデバイスを完成させる。アイランドの形状以外は通
常のデバイス作成プロセスと同じで、網状チャネル構造
を有するトランジスタが簡単に得られた。この様な構造
は、第５図に示すスタガー構造においても有効である。
Ｗ／Ｌ＝２００／２０の従来例（第６図）のチャネル表
面積は ２００Ｘ２０＝４０００゜ この実施例の貫通孔側壁の面積は４Ｘ４Ｘ１００Ｘ０．
２＝３２０なので、チャネル面積は２４００＋３２０＝
２７４０となる。従って従来例と本実施例では、体積は
４０００ ： ２４００、表面積は４０００：２７４０
となる。
面積は ２００Ｘ２０＝４０００゜ この実施例の貫通孔側壁の面積は４Ｘ４Ｘ１００Ｘ０．
２＝３２０なので、チャネル面積は２４００＋３２０＝
２７４０となる。従って従来例と本実施例では、体積は
４０００ ： ２４００、表面積は４０００：２７４０
となる。
この結果オン電流がチャネル表面積に依存し漏れ電流が
体積に依存すると仮定するとオンオフ比は１．１６倍と
なる。しかし実際には漏れ電流は体積に大きく依存して
いるのでこれ以上のオンオフ比の改善となる。さらに、
貫通孔の上端面部の活性層にかかる電界強度は他に比べ
強いためオン電流はこのような計算値以上に大きくなり
、しかも側壁面は垂直でないため実際の側壁面積も計算
よりは大きくなる。
体積に依存すると仮定するとオンオフ比は１．１６倍と
なる。しかし実際には漏れ電流は体積に大きく依存して
いるのでこれ以上のオンオフ比の改善となる。さらに、
貫通孔の上端面部の活性層にかかる電界強度は他に比べ
強いためオン電流はこのような計算値以上に大きくなり
、しかも側壁面は垂直でないため実際の側壁面積も計算
よりは大きくなる。
このような結果から上述の計算により導いたような貫通
孔の側壁面積の総計が上面側の面積の少なくとも２０％
を越えるとき、オンオフ比は３倍以上となる。
孔の側壁面積の総計が上面側の面積の少なくとも２０％
を越えるとき、オンオフ比は３倍以上となる。
実際に製作した多結晶薄膜トランジスタのゲート電圧−
ドレイン電流の特性を第３図に示す。実線が本発明によ
る構造のトランジスタで破線で示すのが従来の構造をも
つＩ・ランジスタの特性である。この様に電界効果移動
度、しきい値とも改善されており、オフ電流は減少して
おり漏れ電流については大きく改善されていることがわ
かった。
ドレイン電流の特性を第３図に示す。実線が本発明によ
る構造のトランジスタで破線で示すのが従来の構造をも
つＩ・ランジスタの特性である。この様に電界効果移動
度、しきい値とも改善されており、オフ電流は減少して
おり漏れ電流については大きく改善されていることがわ
かった。
耐圧は３０Ｖ以上あり、３０Ｖの電圧印加時でも漏れ電
流は１Ｏ−１０Ａ以下である。この結果従来のプレーナ
型トランジスタに比べ高耐圧、低漏れ電流のトランジス
タが得られた。
流は１Ｏ−１０Ａ以下である。この結果従来のプレーナ
型トランジスタに比べ高耐圧、低漏れ電流のトランジス
タが得られた。
以上詳述したように、本発明により高耐圧で漏れ電流が
少なく高速動作が可能な多結晶薄膜トランジスタを得る
ことができた。この結果回路構成においても高電圧で駆
動でき、回路設計のマージンが高くとれるようになった
。
少なく高速動作が可能な多結晶薄膜トランジスタを得る
ことができた。この結果回路構成においても高電圧で駆
動でき、回路設計のマージンが高くとれるようになった
。
第１図（ａ）は本発明の一実施例を示す平面模式図、第
１図（ｂ）は第１図（ａ’）のｘ−ｘ’線断面図、第２
図は一実施例を示す拡大断面図、第３図（ａ）、（ｂ）
は一実施例の製法を示す工程順に配置した断面図、第４
図は本発明と従来例を比較して示す特性図、第５図（ａ
＞は一実施例の変形を示す平面模式図、第５図（ｂ）は
第５図（ａ）のｘ−ｘ′線断面図、第６図（ａ）は従来
例を示す平面模式図、第６図（ｂ）は第６図（ａ）のｘ
−ｘ’線断面図である。 １・・・ガラス基板（絶縁性基板）、２・・・多結晶シ
リコン膜、２ａ・・・半導体活性層、２ｂ・・・ドレイ
ン−つ 領域、２ｓ・・・ソース領域、３・・・ゲート絶縁膜、
４・・・ゲート電極、５・・・イオン、６・・・貫通孔
、７・・・層間絶縁膜、８ｓ・・・ソース電極、８ｄ・
・・ドレイン電極。
１図（ｂ）は第１図（ａ’）のｘ−ｘ’線断面図、第２
図は一実施例を示す拡大断面図、第３図（ａ）、（ｂ）
は一実施例の製法を示す工程順に配置した断面図、第４
図は本発明と従来例を比較して示す特性図、第５図（ａ
＞は一実施例の変形を示す平面模式図、第５図（ｂ）は
第５図（ａ）のｘ−ｘ′線断面図、第６図（ａ）は従来
例を示す平面模式図、第６図（ｂ）は第６図（ａ）のｘ
−ｘ’線断面図である。 １・・・ガラス基板（絶縁性基板）、２・・・多結晶シ
リコン膜、２ａ・・・半導体活性層、２ｂ・・・ドレイ
ン−つ 領域、２ｓ・・・ソース領域、３・・・ゲート絶縁膜、
４・・・ゲート電極、５・・・イオン、６・・・貫通孔
、７・・・層間絶縁膜、８ｓ・・・ソース電極、８ｄ・
・・ドレイン電極。
Claims (1)
- 絶縁性基板上に設けられた半導体活性層とそれをおおう
ゲート絶縁膜及びゲート電極を含む多結晶薄膜トランジ
スタに於て、前記半導体活性層に複数の貫通孔を有し、
前記貫通孔の側壁部にもゲート絶縁膜及びゲート電極が
設けられていることを特徴とする多結晶薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027977A JPH02206173A (ja) | 1989-02-06 | 1989-02-06 | 多結晶薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027977A JPH02206173A (ja) | 1989-02-06 | 1989-02-06 | 多結晶薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206173A true JPH02206173A (ja) | 1990-08-15 |
Family
ID=12235922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027977A Pending JPH02206173A (ja) | 1989-02-06 | 1989-02-06 | 多結晶薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206173A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2008059633A1 (en) * | 2006-11-15 | 2008-05-22 | Sharp Kabushiki Kaisha | Semiconductor element, method for fabricating the same and display |
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| CN103943684A (zh) * | 2014-03-26 | 2014-07-23 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板、显示装置 |
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