JPH0828515B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0828515B2 JPH0828515B2 JP23704488A JP23704488A JPH0828515B2 JP H0828515 B2 JPH0828515 B2 JP H0828515B2 JP 23704488 A JP23704488 A JP 23704488A JP 23704488 A JP23704488 A JP 23704488A JP H0828515 B2 JPH0828515 B2 JP H0828515B2
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- Japan
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- thin film
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- semiconductor layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁基板上に低温プロセスで作製でき、高
移動度、高耐圧でリーク電流の少ない薄膜トランジスタ
に関するものである。
移動度、高耐圧でリーク電流の少ない薄膜トランジスタ
に関するものである。
近年ガラス基板上に薄膜能動デバイスをつくりこむ技
術は、大面積透過型液晶ディスプレイや密着型イメージ
センサ等を初めとする各所に応用がめざされ、研究が活
発化している。そのなかでも大面積に均一に成膜できる
a-Si:Hは既に製品レベルの応用が進んでいる。しかしa-
Si:Hでは移動度が非常に遅いためその応用分野が制限さ
れている。すなわち光センサやスイッチングデバイスと
しては応用可能であるが、これらを駆動する周辺回路を
同時につくりこもうとした場合移動度が単結晶シリコン
の約1000分の１と低いため必要とする速さの駆動回路を
製作することができない。現在この様な駆動回路はシリ
コンウエハー上で製作されワイヤボンディングで薄膜デ
バイスと接続しているのが現状である。しかし製造コス
トや配線の歩どまりなどの点から、将来的には全薄膜化
が必要とされている。このためにはガラス基板上に高移
動度薄膜を製作する手段が必要となる。最近では、ガラ
ス基板上で単結晶シリコンを得ることも可能となってき
た。しかしこのためにはかなりの高温プロセスを必要と
し、ガラス基板も含め他の部分が高温にさらされること
になる。この結果使用するガラス基板などを耐熱性の高
い物にしなければならないこと、他部への損傷の問題等
が生じてくる。そこで低温プロセスで均一に高移動度の
薄膜能動デバイスを作製する研究が各所でおこなわれて
いる。その一つとして多結晶シリコンの薄膜トランジス
タ（TFT）の研究開発がおこなわれている。第４図は従
来のプレーナ型薄膜トランジスタの構造及びその製造方
法を示したものである。まずガラス基板１に活性層とな
る多結晶シリコン４をアイランド化し、ゲート絶縁膜
５、ゲート電極６形成後、ゲート電極をパターン化する
（第４図（ａ））。この後、ゲート電極６をマスクとし
てイオン注入によりソース・ドレイン領域３を形成する
（第４図（ｂ））。この後層間絶縁膜９の形成、コンタ
クトホール形成を行い、メタル配線によりソース・ドレ
イン電極２を形成してTFTができ上る（第４図
（ｃ））。このような製作法により低温で電界効果移動
度100cm2/V.s以上の性能が得られるようになった。
術は、大面積透過型液晶ディスプレイや密着型イメージ
センサ等を初めとする各所に応用がめざされ、研究が活
発化している。そのなかでも大面積に均一に成膜できる
a-Si:Hは既に製品レベルの応用が進んでいる。しかしa-
Si:Hでは移動度が非常に遅いためその応用分野が制限さ
れている。すなわち光センサやスイッチングデバイスと
しては応用可能であるが、これらを駆動する周辺回路を
同時につくりこもうとした場合移動度が単結晶シリコン
の約1000分の１と低いため必要とする速さの駆動回路を
製作することができない。現在この様な駆動回路はシリ
コンウエハー上で製作されワイヤボンディングで薄膜デ
バイスと接続しているのが現状である。しかし製造コス
トや配線の歩どまりなどの点から、将来的には全薄膜化
が必要とされている。このためにはガラス基板上に高移
動度薄膜を製作する手段が必要となる。最近では、ガラ
ス基板上で単結晶シリコンを得ることも可能となってき
た。しかしこのためにはかなりの高温プロセスを必要と
し、ガラス基板も含め他の部分が高温にさらされること
になる。この結果使用するガラス基板などを耐熱性の高
い物にしなければならないこと、他部への損傷の問題等
が生じてくる。そこで低温プロセスで均一に高移動度の
薄膜能動デバイスを作製する研究が各所でおこなわれて
いる。その一つとして多結晶シリコンの薄膜トランジス
タ（TFT）の研究開発がおこなわれている。第４図は従
来のプレーナ型薄膜トランジスタの構造及びその製造方
法を示したものである。まずガラス基板１に活性層とな
る多結晶シリコン４をアイランド化し、ゲート絶縁膜
５、ゲート電極６形成後、ゲート電極をパターン化する
（第４図（ａ））。この後、ゲート電極６をマスクとし
てイオン注入によりソース・ドレイン領域３を形成する
（第４図（ｂ））。この後層間絶縁膜９の形成、コンタ
クトホール形成を行い、メタル配線によりソース・ドレ
イン電極２を形成してTFTができ上る（第４図
（ｃ））。このような製作法により低温で電界効果移動
度100cm2/V.s以上の性能が得られるようになった。
しかし多結晶シリコンTFTでは通常のMOSFETやまたア
モルファスシリコンのFETに比べても、リーク電流が多
いことが問題となっている。リーク電流が多いことは液
晶のスイッチングデバイスとしても、駆動回路を製作す
る上でも問題となる。特に液晶やエレクトロ・ルミネッ
センス素子（EL）等高電圧を必要とするデバイスを駆動
する応用が多いため、高耐圧で低リーク電流のデバイス
が必要である。しかし通常のプレーナ型多結晶薄膜トラ
ンジスタでは特に高電界印加時にリーク電流が急激に増
大するという問題点を持っている。従来MOSFETの高耐圧
化の方法としてLDD構造であるが、この方法をそのまま
薄膜トランジスタに適用するとレジスト工程を含め工程
数が増える。また移動度、しきい値の劣化などを引き起
すという問題点があった。また一方，第５図に示すスタ
ガ構造のトランジスタではオフセット構造のためリーク
電流の特性としては優れたものが得られるが、この構造
ではソース・ドレイン領域３とゲート電極６とを整合さ
せることが困難であり、この結果重なり容量が高速化を
制限させ、特性や制御性を劣化させるという問題点を持
っていた。本発明の目的は工程数の増加や、移動度、閾
値の劣化を引き起すことなく耐圧、リーク電流について
改善されたデバイス構造及びその製造方法を得ることに
ある。
モルファスシリコンのFETに比べても、リーク電流が多
いことが問題となっている。リーク電流が多いことは液
晶のスイッチングデバイスとしても、駆動回路を製作す
る上でも問題となる。特に液晶やエレクトロ・ルミネッ
センス素子（EL）等高電圧を必要とするデバイスを駆動
する応用が多いため、高耐圧で低リーク電流のデバイス
が必要である。しかし通常のプレーナ型多結晶薄膜トラ
ンジスタでは特に高電界印加時にリーク電流が急激に増
大するという問題点を持っている。従来MOSFETの高耐圧
化の方法としてLDD構造であるが、この方法をそのまま
薄膜トランジスタに適用するとレジスト工程を含め工程
数が増える。また移動度、しきい値の劣化などを引き起
すという問題点があった。また一方，第５図に示すスタ
ガ構造のトランジスタではオフセット構造のためリーク
電流の特性としては優れたものが得られるが、この構造
ではソース・ドレイン領域３とゲート電極６とを整合さ
せることが困難であり、この結果重なり容量が高速化を
制限させ、特性や制御性を劣化させるという問題点を持
っていた。本発明の目的は工程数の増加や、移動度、閾
値の劣化を引き起すことなく耐圧、リーク電流について
改善されたデバイス構造及びその製造方法を得ることに
ある。
この発明は、絶縁性基板上に設けられたソース・ドレ
イン電極とその上部に設けられた、ソース・ドレイン領
域となる高濃度半導体層、及び活性層を形成する多結晶
薄膜半導体層、ゲート絶縁膜、ゲート電極よりなる順ス
タガ型薄膜トランジスタに於て、ソース・ドレイン領域
が予め設けられた高濃度半導体層と、ゲート電極に自己
整合的に多結晶薄膜半導体層中に形成された低濃度の領
域とからなる縦型LDD構造（ライトリィ・ドープド・ド
レイン）を有することを特徴とする構成になっている。
またこの薄膜トランジスタは、ソース・ドレイン領域の
形成をソース・ドレイン電極に整合して高濃度半導体層
を設ける工程と、ゲート電極形成後この上部より多結晶
薄膜半導体層に低濃度でイオン注入を行うことによって
自己整合的にLDD構造を制御良く製造する工程とを有す
る製造方法で作っている。
イン電極とその上部に設けられた、ソース・ドレイン領
域となる高濃度半導体層、及び活性層を形成する多結晶
薄膜半導体層、ゲート絶縁膜、ゲート電極よりなる順ス
タガ型薄膜トランジスタに於て、ソース・ドレイン領域
が予め設けられた高濃度半導体層と、ゲート電極に自己
整合的に多結晶薄膜半導体層中に形成された低濃度の領
域とからなる縦型LDD構造（ライトリィ・ドープド・ド
レイン）を有することを特徴とする構成になっている。
またこの薄膜トランジスタは、ソース・ドレイン領域の
形成をソース・ドレイン電極に整合して高濃度半導体層
を設ける工程と、ゲート電極形成後この上部より多結晶
薄膜半導体層に低濃度でイオン注入を行うことによって
自己整合的にLDD構造を制御良く製造する工程とを有す
る製造方法で作っている。
薄膜を使用して製作される薄膜トランジスタの構造と
しては通常のプレーナタイプとよばれる構造とソース・
ドレイン電極とゲート電極とで活性層となる薄膜半導体
層をはさんだスタガード構造と呼ばれる構造がある。通
常のプレーナ構造の薄膜トランジスタではソース・ドレ
イン間に電圧を加えて行ったときにドレイン端に高電界
が印加され、この点でのバンドギャップ間の電界エミッ
ション電流がリーク電流の原因となる。ここで結晶シリ
コンではこのようなバンド間のリーク電流は少ないため
通常では問題とならない。しかし多結晶シリコンではバ
ンドギャップ中に多くの粒界トラップが存在しこれを介
してのバンド間のリーク電流が流れやすい。このため高
電圧印加時に急激なリーク電流の増加が観測される。こ
のようなリーク電流は多結晶シリコンでは本質的に避け
られないものである。しかしこの電流はドレイン端の空
乏層間にかかる電界に依存しているのでドレインのドー
ピング濃度を小さくすれば、この領域にかかる電界を軽
減しリーク電流を低減することができる。しかし一方で
ソース・ドレインの寄生抵抗を高くすることになる。あ
るいは電極メタルとのオーミック性の問題からあまりド
ーピング、濃度を下げることはできない。そこで本発明
ではドレイン端の近傍のみドーピング濃度が低いLDD構
造を再現性良く製作し、移動度、しきい値の低下をひき
起こすことなくソース・ドレインの間の耐圧を向上させ
リーク電流の改善を行っている。順スタガードタイプの
トランジスタではドレイン電極が活性層の下側（活性層
と基板の間）に形成されている。そこで表面のドーパン
ト濃度を低くし電極近傍のみ高いドーパンド濃度分布を
形成すれば縦型LDD構造となり移動度などの低下を引き
起こす事なくリーク電流、耐圧に優れた特性が実現でき
る。ソース・ドレイン電極とのオーミック性も良好であ
る。またこの方法によるとゲート絶縁膜をそのまま層間
絶縁膜として使うこともできるので、配線工程が短縮さ
れマスク工程が少なくてすむという利点もあわせ持って
いる。
しては通常のプレーナタイプとよばれる構造とソース・
ドレイン電極とゲート電極とで活性層となる薄膜半導体
層をはさんだスタガード構造と呼ばれる構造がある。通
常のプレーナ構造の薄膜トランジスタではソース・ドレ
イン間に電圧を加えて行ったときにドレイン端に高電界
が印加され、この点でのバンドギャップ間の電界エミッ
ション電流がリーク電流の原因となる。ここで結晶シリ
コンではこのようなバンド間のリーク電流は少ないため
通常では問題とならない。しかし多結晶シリコンではバ
ンドギャップ中に多くの粒界トラップが存在しこれを介
してのバンド間のリーク電流が流れやすい。このため高
電圧印加時に急激なリーク電流の増加が観測される。こ
のようなリーク電流は多結晶シリコンでは本質的に避け
られないものである。しかしこの電流はドレイン端の空
乏層間にかかる電界に依存しているのでドレインのドー
ピング濃度を小さくすれば、この領域にかかる電界を軽
減しリーク電流を低減することができる。しかし一方で
ソース・ドレインの寄生抵抗を高くすることになる。あ
るいは電極メタルとのオーミック性の問題からあまりド
ーピング、濃度を下げることはできない。そこで本発明
ではドレイン端の近傍のみドーピング濃度が低いLDD構
造を再現性良く製作し、移動度、しきい値の低下をひき
起こすことなくソース・ドレインの間の耐圧を向上させ
リーク電流の改善を行っている。順スタガードタイプの
トランジスタではドレイン電極が活性層の下側（活性層
と基板の間）に形成されている。そこで表面のドーパン
ト濃度を低くし電極近傍のみ高いドーパンド濃度分布を
形成すれば縦型LDD構造となり移動度などの低下を引き
起こす事なくリーク電流、耐圧に優れた特性が実現でき
る。ソース・ドレイン電極とのオーミック性も良好であ
る。またこの方法によるとゲート絶縁膜をそのまま層間
絶縁膜として使うこともできるので、配線工程が短縮さ
れマスク工程が少なくてすむという利点もあわせ持って
いる。
従来500Å以下の超薄化により薄膜トランジスタの性
能は格段に向上するといわれており、理論的にも実験的
に確かめられている。しかし従来のプレーナ構造では薄
膜とのコンタクト形成が難かしく製造プロセス上の困難
を伴なっていた。しかし本発明による製造方法では500
Å以下の活性層を持つトランジスタにおいても制御よく
制作できる。これはコンタクト層を初めに設ける順スタ
ガ構造であるからである。高濃度ソース・ドレイン領域
をソース・ドレイン電極の形成と同時に予め製作しこの
上部に設けられた薄膜半導体層をゲート電極をマスクと
してイオン注入法により低濃度にドーピングする。この
結果自己整合的にLDD構造を有するトランジスタを制御
性よく製作できる。しかもソース・ドレインとなる半導
体層を厚くし、活性層となる半導体膜を薄くすることに
より超薄膜トランジスタを制御性よく作製できる。これ
により高速化、低リーク電流を実現できる。
能は格段に向上するといわれており、理論的にも実験的
に確かめられている。しかし従来のプレーナ構造では薄
膜とのコンタクト形成が難かしく製造プロセス上の困難
を伴なっていた。しかし本発明による製造方法では500
Å以下の活性層を持つトランジスタにおいても制御よく
制作できる。これはコンタクト層を初めに設ける順スタ
ガ構造であるからである。高濃度ソース・ドレイン領域
をソース・ドレイン電極の形成と同時に予め製作しこの
上部に設けられた薄膜半導体層をゲート電極をマスクと
してイオン注入法により低濃度にドーピングする。この
結果自己整合的にLDD構造を有するトランジスタを制御
性よく製作できる。しかもソース・ドレインとなる半導
体層を厚くし、活性層となる半導体膜を薄くすることに
より超薄膜トランジスタを制御性よく作製できる。これ
により高速化、低リーク電流を実現できる。
以下実施例により発明の詳細を説明する。第１図
（ａ）、（ｂ）、（ｃ）は本発明の一実施例を示す工程
図である。第１図（ａ）に示すように高融点金属から成
るソース・ドレイン電極２、高濃度半導体層から成るソ
ース・ドレイン領域３をパターン化してガラス基板１の
表面に形成する。この上部に多結晶薄膜半導体層から成
る活性層４を成膜しアイランド化する。この後、SiO2膜
から成るゲート絶縁膜５、ゲート電極６を成膜しゲート
電極パターンを形成するとこれまでは通常のデバイス作
製プロセスと同様に行う（第１図（ｂ））。この後ゲー
ト電極をマスクとしてイオン注入法により自己整合的に
低濃度のソース・ドレイン領域８を活性層４中に形成し
た（第１図（ｃ））。この結果、チャネル近傍のドーピ
ング濃度が低く、電極に近づくに連れドーピング濃度が
高い縦型のLDD構造を有する薄膜トランジスタが簡単に
得られた。制御性、再現性も高い。ここで多結晶薄膜半
導体層としては、エキシマレーザによる多結晶化したシ
リコン膜、または真空蒸着法による多結晶シリコン膜、
または不活性ガスパージの可能な特殊なCVD装置で成膜
した多結晶シリコンのいずれかを用いた。この理由は通
常のCVDでは金属が酸化してこの上部への堆積が困難と
なるからである。
（ａ）、（ｂ）、（ｃ）は本発明の一実施例を示す工程
図である。第１図（ａ）に示すように高融点金属から成
るソース・ドレイン電極２、高濃度半導体層から成るソ
ース・ドレイン領域３をパターン化してガラス基板１の
表面に形成する。この上部に多結晶薄膜半導体層から成
る活性層４を成膜しアイランド化する。この後、SiO2膜
から成るゲート絶縁膜５、ゲート電極６を成膜しゲート
電極パターンを形成するとこれまでは通常のデバイス作
製プロセスと同様に行う（第１図（ｂ））。この後ゲー
ト電極をマスクとしてイオン注入法により自己整合的に
低濃度のソース・ドレイン領域８を活性層４中に形成し
た（第１図（ｃ））。この結果、チャネル近傍のドーピ
ング濃度が低く、電極に近づくに連れドーピング濃度が
高い縦型のLDD構造を有する薄膜トランジスタが簡単に
得られた。制御性、再現性も高い。ここで多結晶薄膜半
導体層としては、エキシマレーザによる多結晶化したシ
リコン膜、または真空蒸着法による多結晶シリコン膜、
または不活性ガスパージの可能な特殊なCVD装置で成膜
した多結晶シリコンのいずれかを用いた。この理由は通
常のCVDでは金属が酸化してこの上部への堆積が困難と
なるからである。
実際に製作した薄膜トランジスタの特性を第２図に示
す。ドレイン電流のゲート電圧による変化を示してい
る。実線が本発明による製作されたトランジスタの特性
で破線で示すのが従来の方法で作製したトランジスタの
特性である。この様に電界効果移動度、しきい値は殆ど
変わらず、オフ電流は減少しておりリーク電流について
は大きく改善されていることがわかった。また第３図に
ゲートを0Vにした時のドレイン電圧に対するリーク電流
の特性を示す。従来のプレーナ構造の薄膜トランジスタ
では、ドレイン電圧の増加に従い、急激なリーク電流の
増加がみられているが、本発明によるトランジスタでは
このような急激なリーク電流の増加はみられていない。
特に高電圧駆動下においてリーク電流の著しい改善が得
られた。耐圧は30V以上あり、30Vの電圧印加時でもリー
ク電流は10-10Ａ以下である。この結果従来のプレーナ
型トランジスタに比べ高耐圧、低リーク電流の薄膜トラ
ンジスタが得られた。
す。ドレイン電流のゲート電圧による変化を示してい
る。実線が本発明による製作されたトランジスタの特性
で破線で示すのが従来の方法で作製したトランジスタの
特性である。この様に電界効果移動度、しきい値は殆ど
変わらず、オフ電流は減少しておりリーク電流について
は大きく改善されていることがわかった。また第３図に
ゲートを0Vにした時のドレイン電圧に対するリーク電流
の特性を示す。従来のプレーナ構造の薄膜トランジスタ
では、ドレイン電圧の増加に従い、急激なリーク電流の
増加がみられているが、本発明によるトランジスタでは
このような急激なリーク電流の増加はみられていない。
特に高電圧駆動下においてリーク電流の著しい改善が得
られた。耐圧は30V以上あり、30Vの電圧印加時でもリー
ク電流は10-10Ａ以下である。この結果従来のプレーナ
型トランジスタに比べ高耐圧、低リーク電流の薄膜トラ
ンジスタが得られた。
以上詳述したように、本発明による薄膜トランジスタ
の製造方法により縦型LDD構造を有する薄膜トランジス
タが簡単な工程で再現性よく製作できた。またこの製造
方法を用いた本発明による構造の薄膜トランジスタによ
り高耐圧でリーク電流が少なく高層動作が可能な薄膜ト
ランジスタを得ることができた。この結果回路構成にお
いても高電圧で駆動でき、回路設計のマージンが高くと
れるようになった。
の製造方法により縦型LDD構造を有する薄膜トランジス
タが簡単な工程で再現性よく製作できた。またこの製造
方法を用いた本発明による構造の薄膜トランジスタによ
り高耐圧でリーク電流が少なく高層動作が可能な薄膜ト
ランジスタを得ることができた。この結果回路構成にお
いても高電圧で駆動でき、回路設計のマージンが高くと
れるようになった。
第１図は本発明の一実施例を示す図、第２図，第３図は
本発明により作製したトランジスタの特性を示す図、第
４図は従来の多結晶薄膜トランジスタの製造方法を示す
図、第５図は従来の薄膜トランジスタの例を示す図であ
る。 １……ガラス基板、２……ソース・ドレイン電極、３…
…ソース・ドレイン高濃度領域、４……多結晶シリコン
膜（活性層）、５……ゲート絶縁膜（SiO2膜）、６……
ゲート電極、７……イオン、８……ソース・ドレイン領
域（低濃度）、９……層間絶縁膜。
本発明により作製したトランジスタの特性を示す図、第
４図は従来の多結晶薄膜トランジスタの製造方法を示す
図、第５図は従来の薄膜トランジスタの例を示す図であ
る。 １……ガラス基板、２……ソース・ドレイン電極、３…
…ソース・ドレイン高濃度領域、４……多結晶シリコン
膜（活性層）、５……ゲート絶縁膜（SiO2膜）、６……
ゲート電極、７……イオン、８……ソース・ドレイン領
域（低濃度）、９……層間絶縁膜。
Claims (2)
- 【請求項１】絶縁性基板上に設けられたソース・ドレイ
ン電極とその上部に設けられた、ソース・ドレイン領域
となる高濃度半導体層、及び活性層を形成する多結晶薄
膜半導体層、ゲート絶縁膜層、ゲート電極よりなる順ス
タガ型薄膜トランジスタに於て、ソース・ドレイン領域
が予め設けられた高濃度半導体層とゲート電極に自己整
合的に前記多結晶薄膜半導体層中に形成された低濃度の
領域とからなる縦型LDD構造（ライトリィ・ドープド・
ドレイン）を有することを特徴とする薄膜トランジス
タ。 - 【請求項２】絶縁性基板上に高濃度半導体層から成るソ
ース・ドレイン領域の形成をソース・ドレイン電極に整
合して設ける工程と、多結晶薄膜半導体層、ゲート絶縁
膜、ゲート電極を順次形成後、ゲート電極側より前記多
結晶薄膜半導体層に低濃度でイオン注入を行うことによ
って自己整合的にLDD構造を製造する工程とを有するこ
とを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23704488A JPH0828515B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23704488A JPH0828515B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283940A JPH0283940A (ja) | 1990-03-26 |
| JPH0828515B2 true JPH0828515B2 (ja) | 1996-03-21 |
Family
ID=17009575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23704488A Expired - Fee Related JPH0828515B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828515B2 (ja) |
-
1988
- 1988-09-20 JP JP23704488A patent/JPH0828515B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0283940A (ja) | 1990-03-26 |
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