JPH02206175A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH02206175A JPH02206175A JP1026945A JP2694589A JPH02206175A JP H02206175 A JPH02206175 A JP H02206175A JP 1026945 A JP1026945 A JP 1026945A JP 2694589 A JP2694589 A JP 2694589A JP H02206175 A JPH02206175 A JP H02206175A
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- Japan
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- recess
- polycrystalline silicon
- insulating film
- gate
- trenches
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
- H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板に凹所を形成してＭＯＳＦＦ、Ｔ
のチャネルが表面に対しほぼ垂直方向に形成される電力
用ＭＯＳ Ｆ ＥＴまたは伝導度変訓型ＭＯＳＦＥＴ
（以下、Ｉ Ｇ Ｂ Ｔと略）などのＭＯ８型半導体
装置に関する。
のチャネルが表面に対しほぼ垂直方向に形成される電力
用ＭＯＳ Ｆ ＥＴまたは伝導度変訓型ＭＯＳＦＥＴ
（以下、Ｉ Ｇ Ｂ Ｔと略）などのＭＯ８型半導体
装置に関する。
電力用ＭＯＳ Ｆ ＥＴやＩ ＧＢＴのような基板面に
垂直方向に主電流を流すたて形の電力用素子においては
、オン状態での素子抵抗を下げるために、集積密度を高
くする努力が払われてきた。そのための方法の一つに、
基板表面にＶ字形の凹所を形成するものがあるが、ゲー
トの切り込み構造がＶ字形のため、面積利用効率が上が
らないとして、例えば特公昭５７−３５５９１号公報、
特公昭６３−８６２４号公報に記載されているような１
Ｕ字形構造が提案されている。
垂直方向に主電流を流すたて形の電力用素子においては
、オン状態での素子抵抗を下げるために、集積密度を高
くする努力が払われてきた。そのための方法の一つに、
基板表面にＶ字形の凹所を形成するものがあるが、ゲー
トの切り込み構造がＶ字形のため、面積利用効率が上が
らないとして、例えば特公昭５７−３５５９１号公報、
特公昭６３−８６２４号公報に記載されているような１
Ｕ字形構造が提案されている。
第２図はＵ字形構造のたて形電力用ＭＯＳＦＥＴの断面
を示す。低不純物濃度Ｎ層１をはさんでＮ゛ ドレイン
層２とＰベース層３を有するシリコン基板のＰベース層
側の表面からＵ字形で幅Ａ深さＢの凹所４が形成されて
いる。Ｐベース層の表面部には凹所４に接してＮ＋ソー
ス層５が形成され、凹所４に内部には絶縁膜６を介して
多結晶シリコンゲート７が堆積されている。絶縁膜５に
覆われないＰベース層３およびソース層５にはソース電
極８が接触し、Ｎ＋ ドレイン層２にはドレイン電極９
が接触している。この構造の素子において、ゲート７に
電圧を印加することにより凹所４の側壁に接するＰベー
ス層３のソース層５とＮ層１の間にＮチャネルが形成さ
れ、電子電流が流れる。この構造はチャネルを凹所の側
壁に形成するため、主電流の通流に利用される素子の面
積効率が高いという特徴がある。
を示す。低不純物濃度Ｎ層１をはさんでＮ゛ ドレイン
層２とＰベース層３を有するシリコン基板のＰベース層
側の表面からＵ字形で幅Ａ深さＢの凹所４が形成されて
いる。Ｐベース層の表面部には凹所４に接してＮ＋ソー
ス層５が形成され、凹所４に内部には絶縁膜６を介して
多結晶シリコンゲート７が堆積されている。絶縁膜５に
覆われないＰベース層３およびソース層５にはソース電
極８が接触し、Ｎ＋ ドレイン層２にはドレイン電極９
が接触している。この構造の素子において、ゲート７に
電圧を印加することにより凹所４の側壁に接するＰベー
ス層３のソース層５とＮ層１の間にＮチャネルが形成さ
れ、電子電流が流れる。この構造はチャネルを凹所の側
壁に形成するため、主電流の通流に利用される素子の面
積効率が高いという特徴がある。
第２図におけるＰベース層３の厚さは、電力用ＭＯＳＦ
ＥＴの場合１〜２ＩｒＩａ程度であるが、ＩＧＢＴの場
合は、３〜８μとより深い場合がある。
ＥＴの場合１〜２ＩｒＩａ程度であるが、ＩＧＢＴの場
合は、３〜８μとより深い場合がある。
従ってこれにあわせて、Ｕ字形の凹所４も深い必要があ
る。深さは３〜８Ｉｒｍ程度が考えられる。このような
深い溝は、ウェハプロセスを困難にする。
る。深さは３〜８Ｉｒｍ程度が考えられる。このような
深い溝は、ウェハプロセスを困難にする。
深い溝があるとフォトレジストを塗布する際に、むらが
発生したり、フォトプロセスのマスク合わせが難しく、
合わせ精度が劣化するなどがある。
発生したり、フォトプロセスのマスク合わせが難しく、
合わせ精度が劣化するなどがある。
この対策として第２図にあるように、多結晶シリコンを
埋め込み平坦化を行い、これらの問題を解決することが
考えられる。平坦化は、ＬＳＩの加工では、よく知られ
た技術で、段差による電極配線の段切れ防止やメモリの
トレンチセルを多結晶シリコンで埋め込むのに使われて
いる。第３図にその方法の一例を示した。この方法は多
結晶シリコン３３により基板３１の凹所３２を埋め込み
、そのあと、平坦な形状に削ろうというものである。第
３図（１１）でＩＩ Ａ 、深さＢの寸法の凹所３２を
図Ｑ）ｌにおいて多結晶シリコン３３で埋める。このと
き多結晶シリコン３３は、幅Ａの半分以上の厚さに堆積
させないと、凹所３２は埋まらない。そのあと、全面を
エツチングすると、図（Ｃ）のように平坦な形状が得ら
れる。この方法において、メモリのトレンチセルのよう
に、Ａ−１，ｎ、Ｂ＝４−程度のものは、多結晶シリコ
ンを１μ前後堆積すればよいが、第２図に示した電力用
ＭＯＳＦＥＴや、ＩＧＢＴの場合には、Ａ＝１０〜２Ｏ
ｎと非常に広＜、１０〜２０−も多結晶シリコンを堆積
させることは現実的ではない。もう一つの平坦化は第３
図山）の段階で、多結晶シリコン３３を深さＢよりも厚
く堆積し、そのあと、レジストや液体がガラスなどを塗
布して、多結晶シリコン表面の凹凸を平坦にしてから、
全面を一様にエッチバックして、最終的に平坦な表面を
得る方法がある。このときでも、前述のようにＢが３〜
８μである場合には、それ以上の厚さに多結晶シリコン
を厚くつむのは大変困難である。
埋め込み平坦化を行い、これらの問題を解決することが
考えられる。平坦化は、ＬＳＩの加工では、よく知られ
た技術で、段差による電極配線の段切れ防止やメモリの
トレンチセルを多結晶シリコンで埋め込むのに使われて
いる。第３図にその方法の一例を示した。この方法は多
結晶シリコン３３により基板３１の凹所３２を埋め込み
、そのあと、平坦な形状に削ろうというものである。第
３図（１１）でＩＩ Ａ 、深さＢの寸法の凹所３２を
図Ｑ）ｌにおいて多結晶シリコン３３で埋める。このと
き多結晶シリコン３３は、幅Ａの半分以上の厚さに堆積
させないと、凹所３２は埋まらない。そのあと、全面を
エツチングすると、図（Ｃ）のように平坦な形状が得ら
れる。この方法において、メモリのトレンチセルのよう
に、Ａ−１，ｎ、Ｂ＝４−程度のものは、多結晶シリコ
ンを１μ前後堆積すればよいが、第２図に示した電力用
ＭＯＳＦＥＴや、ＩＧＢＴの場合には、Ａ＝１０〜２Ｏ
ｎと非常に広＜、１０〜２０−も多結晶シリコンを堆積
させることは現実的ではない。もう一つの平坦化は第３
図山）の段階で、多結晶シリコン３３を深さＢよりも厚
く堆積し、そのあと、レジストや液体がガラスなどを塗
布して、多結晶シリコン表面の凹凸を平坦にしてから、
全面を一様にエッチバックして、最終的に平坦な表面を
得る方法がある。このときでも、前述のようにＢが３〜
８μである場合には、それ以上の厚さに多結晶シリコン
を厚くつむのは大変困難である。
本発明は、上述の問題を解決し、凹所内に堆積される多
結晶シリコンの表面の平坦化が容易なＭＯ８型半導体装
置を提供することを目的とする。
結晶シリコンの表面の平坦化が容易なＭＯ８型半導体装
置を提供することを目的とする。
（Ｉｌｌ！！を解決するための手段〕
上記の目的を達成するために、本発明のＭＯＳ型半導体
装置は、半導体基板の表面から形成される外側の幅の狭
い深い溝とその外側の溝間を連結する内側の浅い溝から
なる凹所を有し、その凹所の内面は絶縁膜で覆われ、そ
の絶縁膜で覆われた内面の内側の空間に多結晶シリコン
で充填されて電圧印加可能のゲートを構成し、半導体基
板の深い溝の外側の側壁の基板表面に接して異なる導電
形のソース層が設けられたものとする。
装置は、半導体基板の表面から形成される外側の幅の狭
い深い溝とその外側の溝間を連結する内側の浅い溝から
なる凹所を有し、その凹所の内面は絶縁膜で覆われ、そ
の絶縁膜で覆われた内面の内側の空間に多結晶シリコン
で充填されて電圧印加可能のゲートを構成し、半導体基
板の深い溝の外側の側壁の基板表面に接して異なる導電
形のソース層が設けられたものとする。
ゲートへの電圧印加により半導体基板の深い溝の外側の
側壁に絶縁膜を介してソース層を一端とするチャネルが
住することは、従来のＵ字形の凹所を有するＭＯＳ型半
導体装置と同じである。そして幅の狭い深い溝の部分も
それを連結する浅い溝の部分も多結晶シリコンの薄い堆
積で充填することができる。従って最深部で３〜８Ｊｎ
ａの深さを有する凹所の表面部分の平坦化は容易である
。
側壁に絶縁膜を介してソース層を一端とするチャネルが
住することは、従来のＵ字形の凹所を有するＭＯＳ型半
導体装置と同じである。そして幅の狭い深い溝の部分も
それを連結する浅い溝の部分も多結晶シリコンの薄い堆
積で充填することができる。従って最深部で３〜８Ｊｎ
ａの深さを有する凹所の表面部分の平坦化は容易である
。
第１図は本発明の一実施例のたて形ＭＯＳＦＥＴを示し
、第２図と共通の部分には同一の符号が付されている。
、第２図と共通の部分には同一の符号が付されている。
この場合凹所は逆Ｕ字形の形状を有し、外側の側壁にチ
ャネルを形成するための凹所４は深さＢ１１幅Ａ２の溝
４１よりなっており、この溝の内側にはより浅いＢｉの
深さの溝４２が設けられて溝４１を連結している。その
他の構造は第２図の従来の素子と同様である。この素子
の凹所４に多結晶シリコンゲート７を形成するには、溝
４１と溝４２をそれぞれ多結晶シリコンで埋めればよい
。
ャネルを形成するための凹所４は深さＢ１１幅Ａ２の溝
４１よりなっており、この溝の内側にはより浅いＢｉの
深さの溝４２が設けられて溝４１を連結している。その
他の構造は第２図の従来の素子と同様である。この素子
の凹所４に多結晶シリコンゲート７を形成するには、溝
４１と溝４２をそれぞれ多結晶シリコンで埋めればよい
。
そのためには、深い溝４１の幅Ａ２の半分と浅い溝の深
さＢ２のうちの大きい方より厚く多結晶シリコンを堆積
すればよいが、Ａ！、Ｂｔの何れも数−程度にすること
が可能で、数μの堆積で十分である。従って、凹所の幅
Ａ １．最大深さＢ１は任意の寸法にすることができ、
面積利用効率を向上させることができる。
さＢ２のうちの大きい方より厚く多結晶シリコンを堆積
すればよいが、Ａ！、Ｂｔの何れも数−程度にすること
が可能で、数μの堆積で十分である。従って、凹所の幅
Ａ １．最大深さＢ１は任意の寸法にすることができ、
面積利用効率を向上させることができる。
第４図（ａｌ〜（１）はこのような素子のゲート形成の
工程を示す。図ａに示すＮ−シリコン基板１１の表面に
酸化膜１２を形成しバターニングする （図ｂ）。
工程を示す。図ａに示すＮ−シリコン基板１１の表面に
酸化膜１２を形成しバターニングする （図ｂ）。
この酸化膜１２は溝掘りエツチングのマスクとなるもの
でちっ化膜等を用いてもよい。このマスクを用いて先ず
深い溝４１をドライエツチングで掘る（図Ｃ）。次いで
マスク１２の中央部を除去しく図ｄ）、さらに溝をエツ
チングして浅い溝４２と深い溝４１からなる２段の凹所
４を形成する （図ｅ）。このあと、マスク１２を除去
し、半導体表面に凹所４の内壁を含めて絶縁膜、例えば
酸化膜６を被着したのち、深い溝４１の幅の半分と浅い
溝４２の深さのうちの大きい方の厚さだけ多結晶シリコ
ン７を堆積すれば、凹所４はすべて多結晶シリコン７で
埋められる（図ｆ）。表面には段差が生ずるが、段差の
高さは浅い溝４２の深さ程度である。次いで、表面にレ
ジスト膜１３を塗布して表面を平坦にしく図ｇ）、全体
を一様にエッチバックして多結晶シリコンゲート７の表
面を基板１１の酸化膜面と同一平面にする。
でちっ化膜等を用いてもよい。このマスクを用いて先ず
深い溝４１をドライエツチングで掘る（図Ｃ）。次いで
マスク１２の中央部を除去しく図ｄ）、さらに溝をエツ
チングして浅い溝４２と深い溝４１からなる２段の凹所
４を形成する （図ｅ）。このあと、マスク１２を除去
し、半導体表面に凹所４の内壁を含めて絶縁膜、例えば
酸化膜６を被着したのち、深い溝４１の幅の半分と浅い
溝４２の深さのうちの大きい方の厚さだけ多結晶シリコ
ン７を堆積すれば、凹所４はすべて多結晶シリコン７で
埋められる（図ｆ）。表面には段差が生ずるが、段差の
高さは浅い溝４２の深さ程度である。次いで、表面にレ
ジスト膜１３を塗布して表面を平坦にしく図ｇ）、全体
を一様にエッチバックして多結晶シリコンゲート７の表
面を基板１１の酸化膜面と同一平面にする。
あとは通常のたて形ＭＯＳ Ｆ ＥＴの製造工程と同じ
で、不純物拡散でＰベース層３を形成する。このあと、
第１図に示したソース層５．ドレイン層２の拡散、ゲー
ト上絶縁膜６の形成、金属電極８゜９の形成等の工程が
あるが、本発明と直接関係ないので省略した。
で、不純物拡散でＰベース層３を形成する。このあと、
第１図に示したソース層５．ドレイン層２の拡散、ゲー
ト上絶縁膜６の形成、金属電極８゜９の形成等の工程が
あるが、本発明と直接関係ないので省略した。
なお、ドレイン側のＮ＋層２を２１層でおきかえればそ
のままＩＧＢＴになる。
のままＩＧＢＴになる。
本発明によれば、ゲートを収容するＵ字形凹所を深い溝
と浅い溝からなる逆Ｕ字形にすることにより、多結晶シ
リコンの薄い堆積でも凹所を多結晶シリコンで充填する
ことが可能となり、基板の深い部分に達するチャネル生
成のためのゲートの形成、表面の平坦化が容易になり、
基板の面積利用効率が改善され、ＭＯＳ型半導体装置の
集積密度の向上に極めて有効である。
と浅い溝からなる逆Ｕ字形にすることにより、多結晶シ
リコンの薄い堆積でも凹所を多結晶シリコンで充填する
ことが可能となり、基板の深い部分に達するチャネル生
成のためのゲートの形成、表面の平坦化が容易になり、
基板の面積利用効率が改善され、ＭＯＳ型半導体装置の
集積密度の向上に極めて有効である。
第１図は本発明の一実施例のたて形電力用ＭＯＳＦＥＴ
の断面図、第２図は従来のＵ字形構造をもつたて形電力
用ＭＯＳＦＥＴの断面図、第３図（ａ）〜ＴＣ）は凹所
平坦化方法の例を示す断面図、第４図１ａ） 〜（１１
は第１図に示したＭＯＳＦＥＴのゲート部製造工程を順
次示す断面図である。 １：Ｎ−低不純物濃度層、２：Ｎ゛ ドレイン層、３：
Ｐベース層、４：凹所、４１；深い溝、４２：浅い溝、
５：ソース層、６：絶縁膜、７：多結晶シリコンゲート
、８：ソース電極、９ニドレイン電第３ ４図
の断面図、第２図は従来のＵ字形構造をもつたて形電力
用ＭＯＳＦＥＴの断面図、第３図（ａ）〜ＴＣ）は凹所
平坦化方法の例を示す断面図、第４図１ａ） 〜（１１
は第１図に示したＭＯＳＦＥＴのゲート部製造工程を順
次示す断面図である。 １：Ｎ−低不純物濃度層、２：Ｎ゛ ドレイン層、３：
Ｐベース層、４：凹所、４１；深い溝、４２：浅い溝、
５：ソース層、６：絶縁膜、７：多結晶シリコンゲート
、８：ソース電極、９ニドレイン電第３ ４図
Claims (1)
- （１）半導体基板の表面から形成される外側の幅の狭い
溝とその外側の溝間を連結する内側の浅い溝からなる凹
所を有し、その凹所の内面は絶縁膜で覆われ、その絶縁
膜で覆われた内面の内側の空間に多結晶シリコンで充填
されて電圧印加可能のゲートが形成され、半導体基板の
深い溝の外側の側壁の基板表面に接して異なる導電形の
ソース層が設けられたことを特徴とするＭＯＳ型半導体
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026945A JPH02206175A (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型半導体装置 |
| DE4003388A DE4003388C2 (de) | 1989-02-06 | 1990-02-05 | MOS Halbleitervorrichtung |
| US07/475,713 US5021846A (en) | 1989-02-06 | 1990-02-06 | MOS semiconductor device with an inverted U-shaped gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026945A JPH02206175A (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206175A true JPH02206175A (ja) | 1990-08-15 |
Family
ID=12207293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026945A Pending JPH02206175A (ja) | 1989-02-06 | 1989-02-06 | Ｍｏｓ型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5021846A (ja) |
| JP (1) | JPH02206175A (ja) |
| DE (1) | DE4003388C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7772672B2 (en) | 2005-09-01 | 2010-08-10 | Micron Technology, Inc. | Semiconductor constructions |
| US7799694B2 (en) | 2006-04-11 | 2010-09-21 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| JP2015153758A (ja) * | 2014-02-10 | 2015-08-24 | 豊田合成株式会社 | 半導体素装置の製造方法および半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168331A (en) * | 1991-01-31 | 1992-12-01 | Siliconix Incorporated | Power metal-oxide-semiconductor field effect transistor |
| US5602403A (en) * | 1991-03-01 | 1997-02-11 | The United States Of America As Represented By The Secretary Of The Navy | Ion Implantation buried gate insulator field effect transistor |
| KR0135029B1 (ko) * | 1994-10-26 | 1998-04-20 | 양승택 | 자기 정렬된 홈구조의 채널을 가진 mos 소자 및 제조방법 |
| KR100218260B1 (ko) * | 1997-01-14 | 1999-09-01 | 김덕중 | 트랜치 게이트형 모스트랜지스터의 제조방법 |
| US6274905B1 (en) | 1999-06-30 | 2001-08-14 | Fairchild Semiconductor Corporation | Trench structure substantially filled with high-conductivity material |
| US6838735B1 (en) * | 2000-02-24 | 2005-01-04 | International Rectifier Corporation | Trench FET with non overlapping poly and remote contact therefor |
| US7078296B2 (en) | 2002-01-16 | 2006-07-18 | Fairchild Semiconductor Corporation | Self-aligned trench MOSFETs and methods for making the same |
| GB0403934D0 (en) * | 2004-02-21 | 2004-03-24 | Koninkl Philips Electronics Nv | Trench-gate semiconductor devices and the manufacture thereof |
| US20070235783A9 (en) * | 2005-07-19 | 2007-10-11 | Micron Technology, Inc. | Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions |
| US20100013009A1 (en) * | 2007-12-14 | 2010-01-21 | James Pan | Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance |
| FR3038774B1 (fr) * | 2015-07-08 | 2018-03-02 | Stmicroelectronics (Rousset) Sas | Procede de realisation d'un transistor haute tension a encombrement reduit, et circuit integre correspondant |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735591A (en) * | 1980-08-12 | 1982-02-26 | Mochida Pharmaceut Co Ltd | Novel pyrimidine derivative |
| JPS58106870A (ja) * | 1981-12-18 | 1983-06-25 | Nissan Motor Co Ltd | パワ−ｍｏｓｆｅｔ |
| JPS638624A (ja) * | 1986-06-27 | 1988-01-14 | Tadao Kono | 二枚の写真により個々の写真の画角よりも広い画角の立体像を知覚する方法及びそのために使用する立体写真並びに立体写真機及び立体写真用ビユア− |
| US4830978A (en) * | 1987-03-16 | 1989-05-16 | Texas Instruments Incorporated | Dram cell and method |
| US4881105A (en) * | 1988-06-13 | 1989-11-14 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
-
1989
- 1989-02-06 JP JP1026945A patent/JPH02206175A/ja active Pending
-
1990
- 1990-02-05 DE DE4003388A patent/DE4003388C2/de not_active Expired - Fee Related
- 1990-02-06 US US07/475,713 patent/US5021846A/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
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| DE4003388A1 (de) | 1990-08-16 |
| DE4003388C2 (de) | 1994-09-15 |
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