JPH02206864A - プログラムデバツグ方式 - Google Patents
プログラムデバツグ方式Info
- Publication number
- JPH02206864A JPH02206864A JP1028273A JP2827389A JPH02206864A JP H02206864 A JPH02206864 A JP H02206864A JP 1028273 A JP1028273 A JP 1028273A JP 2827389 A JP2827389 A JP 2827389A JP H02206864 A JPH02206864 A JP H02206864A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- signal
- memory
- write
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims description 8
- 230000002265 prevention Effects 0.000 claims description 5
- 230000005856 abnormality Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセサ用プログラムのデバッグに関
し、特に共通メモリを介して複数の制御装置を動作させ
る処理装置のプログラムデバッグ方式に関する。
し、特に共通メモリを介して複数の制御装置を動作させ
る処理装置のプログラムデバッグ方式に関する。
（従来の技術）
従来、制御装置で書込みが禁止されているメモリアドレ
スに書込みを行った場合、この書込み違反を検出して、
ＣＰＵに割込み違反の発生を報告することはできるが、
それ以上の動作は行われていなかった。
スに書込みを行った場合、この書込み違反を検出して、
ＣＰＵに割込み違反の発生を報告することはできるが、
それ以上の動作は行われていなかった。
（発明が解決しようとする昧題）
上述した従来の書込み違反検出方式では、処理装置の中
心的役割を果すＣＰＵにより処理装置内で書込み違反の
発生したことは認識することができる。しかし、多数の
マイクロプロセサを核としてプログラムで動作する制御
装置から構成される装置 置を特定することができないため、その特定に極めて長
いデバッグ時間を要すという欠点がある。
心的役割を果すＣＰＵにより処理装置内で書込み違反の
発生したことは認識することができる。しかし、多数の
マイクロプロセサを核としてプログラムで動作する制御
装置から構成される装置 置を特定することができないため、その特定に極めて長
いデバッグ時間を要すという欠点がある。
本発明の目的は、マイクロプロセサを核としてプログラ
ムで動作する複数の制御装置を共通メモリを介して動作
させる処理装置において、共通メモリへの書込み違反を
犯して制御装置を書込み素正情報として記憶し、且つ、
ＣＰＵによシ上記記憶内容をレジスタ回路で読出すこと
により上記欠点を除去し、書込み違反を容易に特定でき
るように構成したプログラムデバッグ方式を提供するこ
とにある。
ムで動作する複数の制御装置を共通メモリを介して動作
させる処理装置において、共通メモリへの書込み違反を
犯して制御装置を書込み素正情報として記憶し、且つ、
ＣＰＵによシ上記記憶内容をレジスタ回路で読出すこと
により上記欠点を除去し、書込み違反を容易に特定でき
るように構成したプログラムデバッグ方式を提供するこ
とにある。
（１１１題を解決するための手段）
本発明によるプログラムデバッグ方式は、共通メモリと
、書込みプロテクトメモリと、競合防止手段と、レジス
タ回路とを具備して構成したものである。
、書込みプロテクトメモリと、競合防止手段と、レジス
タ回路とを具備して構成したものである。
共通メモリは、装置間の情報を授受するためのものであ
る。
る。
書込みプロテクトメモリは、各制御装置ごとに共通メモ
リのブロック単位にＣＰＵの指示による書込み禁止情報
を記憶するためのものである。
リのブロック単位にＣＰＵの指示による書込み禁止情報
を記憶するためのものである。
競合防止手段は、各制御装置により共通メモリへ同時に
アクセスされることがないように順序正しくメモリアク
セスを実行するためのものである。
アクセスされることがないように順序正しくメモリアク
セスを実行するためのものである。
レジスタ回路は、共通メモリへの書込み違反が発生した
制御装置をＣＰＵＫよシ読出すことができるよう記憶す
るためのものである。
制御装置をＣＰＵＫよシ読出すことができるよう記憶す
るためのものである。
（実施例）
次に１本発明について図面を参照して説明する。
説明を容易にするため、本発明はＣＰＵと、ディスク制
御装置と、１Ｍワードの容量の共通メモリとを有して構
成され、共通メモリのＩＫワードのメモリブロックごと
に書込み禁止機能を有するものである。
御装置と、１Ｍワードの容量の共通メモリとを有して構
成され、共通メモリのＩＫワードのメモリブロックごと
に書込み禁止機能を有するものである。
第１図は、本発明のプログラムデバッグ方式によるメモ
リ書込み防止回路の原理を示すブロック図である。
リ書込み防止回路の原理を示すブロック図である。
第１図において、１０１はＣＰＵ、１０２は１Ｍワード
の共通メモリ、１Ｏ５は共通メモリ１０２のＩＫワード
ごとに１ビツトの書込み禁止情報を記憶するためのプロ
テクトメモリである。本実施例において、プロテクトメ
モリ１０δは１ビツトＸＩＫワードの容量を有するもの
である。
の共通メモリ、１Ｏ５は共通メモリ１０２のＩＫワード
ごとに１ビツトの書込み禁止情報を記憶するためのプロ
テクトメモリである。本実施例において、プロテクトメ
モリ１０δは１ビツトＸＩＫワードの容量を有するもの
である。
ＣＰｏｌｏｌは、処理の開始に際してアプリケーション
プログラムが書込んではならない重要なシステム情報を
記憶する。共通メモ！７１０２の各メモリブロックに対
応し、プロテクトメモリ１０３のメモリアドレスに書込
みを禁止するときＫは、書込み制御信号線１０４を介し
て情報ｓ１１をプロテクトメモリ１０５に送出し、許可
のときには書込み制御信号線１０４を介して情報％ＯＩ
をプロテクトメモリ１０３に送出する。
プログラムが書込んではならない重要なシステム情報を
記憶する。共通メモ！７１０２の各メモリブロックに対
応し、プロテクトメモリ１０３のメモリアドレスに書込
みを禁止するときＫは、書込み制御信号線１０４を介し
て情報ｓ１１をプロテクトメモリ１０５に送出し、許可
のときには書込み制御信号線１０４を介して情報％ＯＩ
をプロテクトメモリ１０３に送出する。
信号線１０４上の情報が％ＯＩのときには、プロテクト
メモリ１０３にデータを記憶されることができる。この
とき、プロテクトメモリ１０５のＩＫワード内のアドレ
スを示すため、信号線１０５上のアドレス２１＠ −２
ＩＩ （以下、Ａ）を使用してアドレスを指示する。
メモリ１０３にデータを記憶されることができる。この
とき、プロテクトメモリ１０５のＩＫワード内のアドレ
スを示すため、信号線１０５上のアドレス２１＠ −２
ＩＩ （以下、Ａ）を使用してアドレスを指示する。
ＣＰＵ１０１が処理動作を開始し、共通メモリ１０２に
書込み動作を行わせる場合、アドレス信号線１０°７
（Ａｌｌ −Ａ１８ ）にアドレス情報を出力すると、
信号＠１０６のうち、上位（Ａ １０ Ａ１１ｌ ）
を示すアドレスが信号線１０５を介してプロテクトメモ
リ１０Ｂに入力される。信号線１０５で示されたアドレ
スに記憶されているプロテクトメモリ１０ｆＳの情報が
、信号線プロテクト情報とじて信号線１０７上に出力さ
れる。
書込み動作を行わせる場合、アドレス信号線１０°７
（Ａｌｌ −Ａ１８ ）にアドレス情報を出力すると、
信号＠１０６のうち、上位（Ａ １０ Ａ１１ｌ ）
を示すアドレスが信号線１０５を介してプロテクトメモ
リ１０Ｂに入力される。信号線１０５で示されたアドレ
スに記憶されているプロテクトメモリ１０ｆＳの情報が
、信号線プロテクト情報とじて信号線１０７上に出力さ
れる。
この結果、信号線１０７上の状態妙βＯＩであれば曹込
み許可状態を示し、書込みゲート１０８が関す。その後
、ＣＰＵ１０１より信号線１０９を介して出力される書
込み信号が共通メモリ１０２上に入力され、信号線１０
６で示されたアドレスに信号線１１０を介して送出され
た書込み情報が記憶され、正常動作が終了する。
み許可状態を示し、書込みゲート１０８が関す。その後
、ＣＰＵ１０１より信号線１０９を介して出力される書
込み信号が共通メモリ１０２上に入力され、信号線１０
６で示されたアドレスに信号線１１０を介して送出され
た書込み情報が記憶され、正常動作が終了する。
また、信号線１０７上の状態が％１１のとき書込みを禁
止し、書込みゲート１０８により信号線１０９上の信号
の出力が禁止され、共通メモリ１０２に書込み指示が届
かなくなシ、同時に信号線１０７を介してＣＰＵｌ０Ｉ
にメモリ書込み違反の発生が報告される。
止し、書込みゲート１０８により信号線１０９上の信号
の出力が禁止され、共通メモリ１０２に書込み指示が届
かなくなシ、同時に信号線１０７を介してＣＰＵｌ０Ｉ
にメモリ書込み違反の発生が報告される。
第２図は、第１図に示すプログラムデバッグ方式の一実
施例を示すブロック図である。
施例を示すブロック図である。
第２図において、２０１はＣＰＵ、２０３’之２０４は
それぞれプロテクトメモリ、２０５は共通メモリ、２０
６は競合回路、２０８はディスク制御回路、２１！、２
１７，２３１はそれぞれＡＮＤゲート、２１６，２１８
，２２１はそれぞれＯＲゲート、２１５，２１８，２２
１はそれぞれＯＲゲート、２２４けプロテクトレジスタ
である。
それぞれプロテクトメモリ、２０５は共通メモリ、２０
６は競合回路、２０８はディスク制御回路、２１！、２
１７，２３１はそれぞれＡＮＤゲート、２１６，２１８
，２２１はそれぞれＯＲゲート、２１５，２１８，２２
１はそれぞれＯＲゲート、２２４けプロテクトレジスタ
である。
第２図におりて、ＣＰＵ２０１は処理動作開始に際して
、プロテクトメモリ制御信号線２０２によ！１７、ＣＰ
Ｕ２０１のプロテクトメモリ２０３とディスク制御装置
２０８のプロテクトメモリ２０４とに対して書込み許可
、あるいは禁止の信号を送出する。
、プロテクトメモリ制御信号線２０２によ！１７、ＣＰ
Ｕ２０１のプロテクトメモリ２０３とディスク制御装置
２０８のプロテクトメモリ２０４とに対して書込み許可
、あるいは禁止の信号を送出する。
書込み許可の場合、共通メモリ２０５のＩＫワード単位
のメモリブロックに相当する番地に状態％ＱＩを書込む
。一方、書込み禁止の場合には、当該番地に状態ｔｌ
Ｉを書込む。プロテクトメモリ２０３，２０９に書込ま
れるデータのアドレス指定は、第１図で説明したので、
ここでは省略する。
のメモリブロックに相当する番地に状態％ＱＩを書込む
。一方、書込み禁止の場合には、当該番地に状態ｔｌ
Ｉを書込む。プロテクトメモリ２０３，２０９に書込ま
れるデータのアドレス指定は、第１図で説明したので、
ここでは省略する。
次釦、処理装置が動作に人、！７、ＣＰＵ２０１が共通
メモリ２０５に書込みを行う場合、信号１腺２０７を介
して競合回路２０Ｂに対してメモリアクセス要求信号を
発すると、競合回路２０Ｂは他の制御装置が共通メモリ
２０５を使用中であるならば、使用の終了を待って信号
線２０９を介してＣＰＵ２０１にアクセス許可信号を返
し、未使用中ならば即座に信号線２０９を介してＣＰ
Ｕ ２０１にメモリアクセス許可信号を返す。
メモリ２０５に書込みを行う場合、信号１腺２０７を介
して競合回路２０Ｂに対してメモリアクセス要求信号を
発すると、競合回路２０Ｂは他の制御装置が共通メモリ
２０５を使用中であるならば、使用の終了を待って信号
線２０９を介してＣＰＵ２０１にアクセス許可信号を返
し、未使用中ならば即座に信号線２０９を介してＣＰ
Ｕ ２０１にメモリアクセス許可信号を返す。
ＣＰＵ２０１はアクセス許可信号を受信すると、信号線
２０１にアドレス情報ＡＩ Ａｔ−を出力する。信号
線２１０上のアドレス情報の内、上位アドレス情報ＡＩ
ＯＡ！・は信号線２１１からプロテクトメモリ２０５に
入力され、信号線２１１上のアドレス情報で示されるア
ドレスに記憶されているプロテクトメモリ２０Ｂの情報
をＣＰＵ ２０１のプロテクトメモリ２０！ｉの出力信
号線２１２に出力する。
２０１にアドレス情報ＡＩ Ａｔ−を出力する。信号
線２１０上のアドレス情報の内、上位アドレス情報ＡＩ
ＯＡ！・は信号線２１１からプロテクトメモリ２０５に
入力され、信号線２１１上のアドレス情報で示されるア
ドレスに記憶されているプロテクトメモリ２０Ｂの情報
をＣＰＵ ２０１のプロテクトメモリ２０！ｉの出力信
号線２１２に出力する。
信号線２１２上の信号の状態は、信号線２０Ｂの許可状
態％１＃に応じ、ＡＮＤゲート２１３を通し、信号線２
１４上に導かれる。ＡＮＤゲート２１ｓの出力は、さら
にＯＲゲート２１５を通して出力信号＋１ｌＩ２ ｆ
６上に出力される。
態％１＃に応じ、ＡＮＤゲート２１３を通し、信号線２
１４上に導かれる。ＡＮＤゲート２１ｓの出力は、さら
にＯＲゲート２１５を通して出力信号＋１ｌＩ２ ｆ
６上に出力される。
したがって、信号線２１２上の信号の状態が１０１であ
るときには書込み許可を示しているので、この場合には
信号線２１６上の信号も状態％Ｏｌとなシ、書込み用の
ＡＮＤゲート２１７を開ける。
るときには書込み許可を示しているので、この場合には
信号線２１６上の信号も状態％Ｏｌとなシ、書込み用の
ＡＮＤゲート２１７を開ける。
信号線２１０上のアドレス情報はＯＲゲート２１８を通
してＯＲゲート２１６上に出力され、アドレス信号線２
１９に入力される。この後、ＣＰＵ２０１より信号線２
２Ｇ上に出力されているメモリ書込み信号（以下、ＷＥ
と称する。）は、ＷＥ図のＯＲゲート２２１と信号線２
２２とを通してＡＮＤゲート２１７に入力されるＷＥ大
入力なる。ＡＮＤゲート２１７は信号線２１６上の信号
の状態に応じて開いているため、共通メモリ２０６のＷ
Ｅ入力信号線２２５に伝達されている。
してＯＲゲート２１６上に出力され、アドレス信号線２
１９に入力される。この後、ＣＰＵ２０１より信号線２
２Ｇ上に出力されているメモリ書込み信号（以下、ＷＥ
と称する。）は、ＷＥ図のＯＲゲート２２１と信号線２
２２とを通してＡＮＤゲート２１７に入力されるＷＥ大
入力なる。ＡＮＤゲート２１７は信号線２１６上の信号
の状態に応じて開いているため、共通メモリ２０６のＷ
Ｅ入力信号線２２５に伝達されている。
第１図では示してないが、データ信号線上の情報が、指
定された共通メモリ２０５のアドレスに書込まれて正常
に動作が終了する。
定された共通メモリ２０５のアドレスに書込まれて正常
に動作が終了する。
逆に、信号線２１２上の信号の状態が％１１のときには
書込みの禁止を示しているので、このときに信号線２１
２上の信号の状態１１＃が信号線２１Ｂ上に出力され、
ＡＮＤゲート２１７を閉じて信号ｌＩ２２２上のＷＥ倍
信号通過を阻止し、共通メモリ２０５への書込みを防止
する。これとともに、信号線２１Ｂ上の信号の状態％１
＃はプロテクトレジスタ２２４の入力情報を記憶するト
リガ信号となシ、信号線２０９上に送出される。これに
よって信号入力情報の状態が内部に記憶される。
書込みの禁止を示しているので、このときに信号線２１
２上の信号の状態１１＃が信号線２１Ｂ上に出力され、
ＡＮＤゲート２１７を閉じて信号ｌＩ２２２上のＷＥ倍
信号通過を阻止し、共通メモリ２０５への書込みを防止
する。これとともに、信号線２１Ｂ上の信号の状態％１
＃はプロテクトレジスタ２２４の入力情報を記憶するト
リガ信号となシ、信号線２０９上に送出される。これに
よって信号入力情報の状態が内部に記憶される。
信号線２１６上の信号の状態では、割込みなどの手段に
よってＣＰＵＩ Ｏ１に報告され、ＣＰＵ２０１の異常
処理プログラムを起動させる。異常処理プログラムによ
り、フリップフロップ２２４の記憶情報を読出し信号線
２２５によりＣＰＵ２０１に読込み、この内容をプリン
タなどの出力機器に出力し、どの制御装置にプログラム
バグによる書込み違反が発生したかを知ることができる
。
よってＣＰＵＩ Ｏ１に報告され、ＣＰＵ２０１の異常
処理プログラムを起動させる。異常処理プログラムによ
り、フリップフロップ２２４の記憶情報を読出し信号線
２２５によりＣＰＵ２０１に読込み、この内容をプリン
タなどの出力機器に出力し、どの制御装置にプログラム
バグによる書込み違反が発生したかを知ることができる
。
ディスク制御装置２０２１が共通メモリ２０５に書込み
を行う場合も同様であり、信号線２２６上にメモリアク
セス要求を出力すると、競合回路２０８が信号線２２７
にアクセス許可信号を返すまで待ってから、信号ＭＩ２
２ Ｓ上にアドレス信号Ａｌ−Ａ１８を出力する。信号
線２２８上の上位アドレス情報Ａ！・−Ａｌｌ は信号
線２２９からプロテクトメモリ２０４に入力され、プロ
テクトメモリ２０６の記憶情報を出力信号線２５０上に
出力する。信号線’１５０上の信号の状態はＡＮＤゲー
ト２３１を通シ、信号線２１８に導かれる。
を行う場合も同様であり、信号線２２６上にメモリアク
セス要求を出力すると、競合回路２０８が信号線２２７
にアクセス許可信号を返すまで待ってから、信号ＭＩ２
２ Ｓ上にアドレス信号Ａｌ−Ａ１８を出力する。信号
線２２８上の上位アドレス情報Ａ！・−Ａｌｌ は信号
線２２９からプロテクトメモリ２０４に入力され、プロ
テクトメモリ２０６の記憶情報を出力信号線２５０上に
出力する。信号線’１５０上の信号の状態はＡＮＤゲー
ト２３１を通シ、信号線２１８に導かれる。
以下、上記動作と同様にメモリ制御動作が実施される。
（発明の効果）
以上説明したように本発明は、マイクロプロセサを核と
してプログラムで動作する複数の制御装置を共通メモリ
を介して動作させる処理装置において、共通メモリへの
書込み違反を犯した制御装置を記憶し、且つ、ＣＰＵＫ
より上記記憶内容をレジスタ回路で読出すととくよシ、
処理装置内の書込み違反を犯した制御装置を容易に識別
でき、早期に特定した制御装置のプログラムのデバッグ
を行うことができるという効果がある。
してプログラムで動作する複数の制御装置を共通メモリ
を介して動作させる処理装置において、共通メモリへの
書込み違反を犯した制御装置を記憶し、且つ、ＣＰＵＫ
より上記記憶内容をレジスタ回路で読出すととくよシ、
処理装置内の書込み違反を犯した制御装置を容易に識別
でき、早期に特定した制御装置のプログラムのデバッグ
を行うことができるという効果がある。
第１図は、プログラムデバッグ方式によるメモリ書込み
防止回路の原理を示すブロック図である。 第２図は、本発明によるプログラムデバッグ方式の一実
施例を示すブロック図である。 １０１、！Ｏｆ・φ・ＣＰＵ １０２．２０５−−−共通メモリ １０３．２０５．２Ｇ４・・プロテクトメモリ１０３・
・・ＷＥゲート ２０６・・・メモリアクセス競合回路 ２０８・―φディスク制御装置 ２１３．２１７，２５１−Φ−ＡＮＤゲート２１１５．
２１８，２２１ φ・・ＯＲゲート２２４・Φ・プロテ
クトレジスタ １０４〜１０７，１０９，２０２．ＬｏＴ。 ２０９〜２１２，２１４，２１６，２１９゜２２０．２
２２．２２ｉ５．２２５〜２３０・・・番・信号線
防止回路の原理を示すブロック図である。 第２図は、本発明によるプログラムデバッグ方式の一実
施例を示すブロック図である。 １０１、！Ｏｆ・φ・ＣＰＵ １０２．２０５−−−共通メモリ １０３．２０５．２Ｇ４・・プロテクトメモリ１０３・
・・ＷＥゲート ２０６・・・メモリアクセス競合回路 ２０８・―φディスク制御装置 ２１３．２１７，２５１−Φ−ＡＮＤゲート２１１５．
２１８，２２１ φ・・ＯＲゲート２２４・Φ・プロテ
クトレジスタ １０４〜１０７，１０９，２０２．ＬｏＴ。 ２０９〜２１２，２１４，２１６，２１９゜２２０．２
２２．２２ｉ５．２２５〜２３０・・・番・信号線
Claims (1)
- 装置間の情報を授受するための共通メモリと、各制御装
置ごとに前記共通メモリのブロック単位にＣＰＵの指示
による書込み禁止情報を記憶するための書込みプロテク
トメモリと、前記各制御装置により前記共通メモリへ同
時にアクセスされることがないように順序正しくメモリ
アクセスを実行するための競合防止手段と、前記共通メ
モリへの書込み違反が発生した制御装置を前記ＣＰＵに
より読出すことができるよう記憶するためのレジスタ回
路とを具備して構成したことを特徴とするプログラムデ
バッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028273A JPH02206864A (ja) | 1989-02-07 | 1989-02-07 | プログラムデバツグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028273A JPH02206864A (ja) | 1989-02-07 | 1989-02-07 | プログラムデバツグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206864A true JPH02206864A (ja) | 1990-08-16 |
Family
ID=12243980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028273A Pending JPH02206864A (ja) | 1989-02-07 | 1989-02-07 | プログラムデバツグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206864A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159167A (ja) * | 1982-03-17 | 1983-09-21 | Toshiba Corp | マルチプロセツサシステム |
-
1989
- 1989-02-07 JP JP1028273A patent/JPH02206864A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159167A (ja) * | 1982-03-17 | 1983-09-21 | Toshiba Corp | マルチプロセツサシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960011613A (ko) | 데이터 처리장치 | |
| KR970012145A (ko) | 데이타 프로세서와 그 작동 방법, 그 디버깅 작동 실행 방법 및 그 중단점 값 수정 방법 | |
| KR910001557A (ko) | 컴퓨팅시스템의 명령 전달 장치 및 방법 | |
| JPH02206864A (ja) | プログラムデバツグ方式 | |
| US6742073B1 (en) | Bus controller technique to control N buses | |
| KR940007675A (ko) | 데이타프로세서 및 이것을 사용하는 디버그장치 | |
| JPH0934795A (ja) | Ｃｐｕプログラムのコピープロテクト法 | |
| JP2000066922A (ja) | 全命令トレースデータの２次記憶装置への格納競合防止方法 | |
| JPH0635747A (ja) | デバッグ支援装置 | |
| KR20020054519A (ko) | 인터럽트를 이용한 응용 프로그램의 에러검출장치 및 방법. | |
| KR850006743A (ko) | 컴퓨터의 파이프라인 동작시의 바이패스 제어를 위한 시스템 | |
| JPH0581087A (ja) | プロセサのモニタ方式 | |
| JPS626341A (ja) | 情報処理装置 | |
| JPS6073762A (ja) | 記憶保護方式 | |
| JP2665173B2 (ja) | プロセッサトラップ回路 | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JPH0258648B2 (ja) | ||
| JPH02105240A (ja) | 仮想記憶管理装置 | |
| JPS63278160A (ja) | バッファ無効化処理装置試験方式 | |
| JPS61187053A (ja) | プログラムメモリ管理方式 | |
| JPH0219508B2 (ja) | ||
| JPS62108333A (ja) | 半導体装置 | |
| JPS58144958A (ja) | 共有メモリ制御装置 | |
| JPS61208150A (ja) | 障害デ−タ収集装置 | |
| JPS61138344A (ja) | デバツグ方式 |