JPH02207337A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、低速アクセスメモリを含むデータ処理システ
ムに関し、例えばエミュレータやマイクロプロセッサボ
ードに適用して有効な技術に関するものである。

〔従来技術〕

エミュレータは、ターゲットマイクロプロセッサと同等
のマイクロプロセッサを備え、このマイクロプロセッサ
にソフトウェアデバッグ対象とされるユーザプログラム
を実行させてターゲットシステムを代行制御する。この
とき、システム開発装置のようなホストシステムを介し
てユーザプログラムの内容を任意に変更したりして、そ
の制御状態をトレースし、所定のブレークポイントでそ
のトレース結果を確認可能にしながらターゲットシステ
ムのソフトウェアデバッグを支援する。

ところで、中央処理装置を中心にマスクＲＯＭ（リード
・オンリ・メモ１月で成るようなプログラム保持用ＲＯ
Ｍなどを１つの半導体基板に搭載した所謂シングルチッ
プマイクロコンピュータを利用したターゲットシステム
のエミュレーションを行う場合、斯るシングルチップマ
イクロコンピュータは内部バスを外部に開放していなか
ったりするので、内部バス情報を外部に出力可能にした
りプログラム保持用ＲＯＭを持たなかったりするような
評価専用チップが用いられる。このとき、動作上必要な
ユーザプログラムはシステム開発装置からエミュレータ
内の代行メモリにダウンロードされたりするが、オペレ
ーティングシステムなどに関しては既存のＥＰＲＯＭや
ＥＥＰＲＯＭチップをエミュレータに搭載して利用する
ことができる。

尚、エミュレータについて記載された文献の例としては
昭和６２年９月に株式会社日立製作所発行の「コンパク
トマイコンＨＭＣ８１００シリーズ用エミュレー々ユニ
ットＨ８１００ＥＵＡＯＩＨユーザーズマニュアル」が
ある。

〔発明が解決しようとする課題〕

しかしながら、ＲＡＭ　（ランダム・アクセス・メモリ
）などに比べてアクセス速度の遅いＥＰＲＯＭ（エレク
トリカリ・プログラマブル・リード・オンリ・メモリ）
チップなどを直接アクセスしてエミュレーションを行っ
ていたのでは本来ターゲットシステムに要求されるよう
な動作速度を満足してシステムデバッグを行うことがで
きなくなる。そのため、オペレーティングシステムなど
必要な情報を予め低速アクセスメモリからＲＡＭのよう
な高速アクセスメモリに転送しておくことを検討した。

このようなデータ転送を予め行う場合にも両方のメモリ
の最大アクセス速度はそもそも異なっているため１例え
ばそれらメモリのアクセス制御を行うプロセッサが同期
バス制御を行うとき、斯るプロセッサにウェイト機能が
ない場合、又は当該ウェイト機能を利用することができ
ない場合には、そのときのプロセッサの動作速度を、ア
クセス速度の低いメモリの動作速度に合わせてデータ転
送を行うことが必要とされる。したがって、データ転送
完了後にはプロセッサの動作クロック信号を高速アクセ
スメモリの最大動作速度に応じて高い動作周波数に切換
でやることが必要になるが、動作周波数を切換る場合、
従来はそれに対して何等考慮されておらず、プロセッサ
をリセットして初期化し直したりしなければならなかっ
た。

本発明の目的は、低速アクセスメモリを含むシステムの
動作速度を容易に高速化することができるデータ処理シ
ステムを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、低速アクセスメモリを含むシステムにおいて
、これと相互に重複するアドレスに高速アクセスメモリ
を配置すると共に、周波数の異なるクロック信号を同期
化してプロセッサに切換供給可能なクロック切換手段を
設け、このクロック切換手段によるクロック信号周波数
の選択状態に応じて低速アクセスメモリをアクセスする
か或いは高速アクセスメモリをアクセスするかを決定す
るようにするものである。低速アクセスメモリが保有す
る情報を利用してデータ処理を行う場合には、予め低速
アクセスメモリの情報を高速アクセスメモリにデータ転
送し、その後でクロック信号を高い周波数に切換制御し
て、低速アクセスメモリの代わりに高速アクセスメモリ
をシステム動作させる。

〔作　用〕

上記した手段によれば、プロセッサの高速動作に際して
低速アクセスメモリの動作は高速アクセスメモリの動作
に置き換えられることにより、低速アクセスメモリを含
むシステムの動作速度を高速化することを達成するもの
である。このとき、低速アクセスメモリと高速アクセス
メモリは重複するアドレスにマツピングされ、その動作
は択一的に制御されるから、低速アクセスメモリの動作
を高速アクセスメモリの動作に置き換えることは極めて
容易になり、しかもプロセッサの為のクロック周波数は
同期化して切換制御されるから、クロック信号の切換に
際してプロセッサのリセットを要しない。

〔実施例〕

第１図には本発明の一実施例であるマイクロプロセッサ
ボードの一部が示されている。同図に示されるマイクロ
プロセッサボードは、配線基板上に所要の半導体集積回
路チップやＴＴＬ　（トランジスタ・トランジスタ・ロ
ジック）回路などを実装して構成されるものであり、例
えば、クロック信号に同期動作するマイクロプロセッサ
１を中心に、ＥＰＲＯＭのような低速アクセスメモリ２
やＳＲＡＭ　（スタティック・ランダム・アクセス・メ
モリ）のような高速アクセスメモリ３などの周辺回路が
アドレスバス４やデータバス５に共通接続されて構成さ
れる。低速アクセスメモリ２は、特に制限されないが、
マイクロプロセッサ１のオペレーティングシステムなど
が格納されている。

ここで１本実施例のマイクロプロセッサボードは、特に
制限されないが、エミュレータを構成するようなシング
ルボードコンピュータに適用されるものである。このマ
イクロプロセッサボードは、ユーザインタフェース２３
を介して所要のターゲットシステム２４と結合可能にさ
れると共に、システムインタフェース２５を介してホス
トシステム２２に結合可能にされている。このマイクロ
プロセッサボードに含まれているマイクロプロセッサ１
は、特に制限されないが、ターゲットシステム２４を本
来制御するための図示しないターゲットプロセッサと同
等の制御機能を有するものであり、ユーザプログラムを
実行しながら上記ユーザインタフェース２３を介してタ
ーゲットシステム２４を代行制御すると共に、ユーザプ
ログラムの実行停止時にはシステムプログラムを実行し
てマイクロプロセッサボードの内部を制御する。上記ア
ドレスバス４やデータバス５には、上記ユーザインタフ
ェース２３及びシステムインタフェース２５のほかに、
ターゲットシステム２４におけるデータメモリやプログ
ラムメモリを代行するためのエミュレーションメモリ２
８、マイクロプロセッサ１がユーザプログラムを実行し
ているときの制御状態などを監視し、その状態が予め設
定されている状態に到達したときにユーザプログラムの
実行動作（エミュレーション動作）をブレークするため
のブレークコントロール回路２９、マイクロプロセッサ
１がユーザプログラムを実行しているときにアドレスバ
ス４やデータバス５に与えられる各種情報を逐次トレー
スして蓄えるリアルタイムトレース回路３ｏ、マイクロ
プロセッサ１がシステム動作するためのシステムプログ
ラムやデータを格納するためのシステムメモリ３１など
が夫々結合される。上記低速アクセスメモリ２及び高速
アクセスメモリ３はエミュレーションメモリ２８の一部
を構成しており、低速アクセスメモリ２にはユーザプロ
グラムを実行するためのオペレーティングシステムが含
まれている。マイクロプロセッサ１がユーザプログラム
を実行するとき上記エミュレーションメモリ２８はユー
ザプログラムによって規定されるアドレス空間に配置さ
れることになる。一方マイクロプロセッサ１がシステム
プログラムを実行するとき上記システムメモリ３１はシ
ステムプログラムが規定するアドレス空間に配置される
ことになるが、システムプログラムに従って行われる制
御動作では、システムデバッグの必要上、ホストシステ
ム２２からダウンロードされるユーザプログラムをエミ
ュレーションメモリ２８に転送したり、その逆を行った
り、さらには、エミュレーション動作で得られたデータ
をエミュレーションメモリ２８からシステムメモリ３１
に転送したり、その逆を行ってエミュレーション動作に
必要なデータをエミュレーションメモリ２８に転送した
りする。

本実施例のマイクロプロセッサ１は、ユーザプログラム
を実行してエミュレーション動作を行うとき、その低速
アクセスメモリ２が保有するオペレーティングシステム
に従って制御動作を行わなければならないが、このマイ
クロプロセッサ１は、その動作ステートにウェイトステ
ートを挿入して動作サイクルを引き延ばし可能とするよ
うなウェイト機能を有しないため、低速アクセスメモリ
２を直接アクセスしながら制御動作を行うときには、マ
イクロプロセッサ１の動作速度は低速アクセスメモリ２
の最高動作速度を超えることができない。

本実施例ではこのような制約事項を解消するため。

マイクロプロセッサ１の高速動作に際して低速アクセス
メモリ２に換えて上記高速アクセスメモリ３を動作させ
るようにする。即ち、低速アクセスメモリ２と重複する
アドレスに高速アクセスメモリ３を配置すると共に、マ
イクロプロセッサ１の動作クロック信号周波数を同期化
して切換制御するためのクロック切換制御回路６を設け
、更に、低速アクセスメモリ２及び高速アクセスメモリ
３に重複して割り当てられたアドレスのアクセスに際し
て、クロック信号周波数の選択状態に応じて低速アクセ
スメモリ２又は高速アクセスメモリ３の動作を選択制御
するためのデコーダ７を設けるものである。

上記クロック切換制御回路６はマイクロプロセッサ１に
与えるべき動作クロック信号ＧＫを、システムクロック
信号ＣＬＫｓ又はそのシステムクロック信号ＣＬＫｓを
内部で２分周したクロック信号ＣＬＫ２の何れかに選択
制御すると共に、動作クロック信号ＣＫの切換タイミン
グをシステムクロック信号ＣＬＫｓに同期化制御する。

システムクロック信号ＣＬＫｓを選択するかクロック信
号ＣＬＫ２を選択するかはＤ型ラッチ回路のようなクロ
ック選択レジスタ８から出力されるクロック選択情報Ｃ
３ＥＬのレベルによって決定される。クロック選択情報
Ｃ３ＥＬはそのローレベルによりクロック信号ＣＬＫ２
の選択を指示し、そのハイレベルによりシステムクロッ
ク信号ＣＬＫｓの選択を指示する。このクロック選択情
報Ｃ３ＥＬは、マイクロプロセッサｌから出力されるリ
セット信号ＲＥＳＥＴのアサートによりローレベルに初
期化され、また、デコーダ７から出力されるレジスタ選
択信号Ｒ８がアサートされているときにデータバス５を
通してマイクロプロセッサ１から供給されるデータに従
って任意に書替可能になっている。

上記クロック切換制御回路６は、例えば第２図に示され
るように、３個のナントゲート１０〜１２にて成るマル
チプレクサと、ＪＫ型ラフリップフロップ回路１３主体
とする同期化回路を含む。

ＪＫ型ラフリップフロップ回路１３セット端子Ｓは電源
端子Ｖｄｄにプルアップされて常時ディスエーブルにさ
れ、リセット端子Ｒには上記リセット信号ＲＥＳＥＴが
供給される。制御端子としてのクロック端子ＣＬＫには
システムクロック信号ＣＬＫｓが供給され、これがロー
レベルに変化されるときに入力端子Ｊ、にの状態が出力
Ｑ、Ｑに影響を与える。入力端子Ｋには接地端子Ｖｓｓ
から常時ローレベルが与えられ、入力端子Ｊにはクロッ
ク信号ＣＬＫ２とクロック選択情報Ｃ３ＥＬの反転レベ
ルとを２人力とするノアゲート１４の出力が与えられる
。出力端子Ｑはクロック信号ＣＬＫ２の出力ゲートとし
て機能する一方のナントゲート１０の入力端子に結合さ
れ、また、出力端子Ｑはシステムクロック信号ＣＬＫｓ
の出力ゲートとして機能する他方のナントゲート１１の
入力端子に結合される。

クロック選択情報Ｃ３ＥＬがローレベルにされていると
きにはＪＫフリップフロップ回路１３の入力端子Ｊはロ
ーレベルに固定される結果、このＪＫフリップフロップ
回路１３は、リセット信号ＲＥＳＥＴで達成された初期
状態としてのリセット状態を維持する。これによりナン
トゲート１１の出力は常時ハイレベルにされるため、ク
ロック信号ＣＬＫ２が動作クロック信号ＣＫとして選択
されてマイクロプロセッサ１に供給される。

第３図に示されるようにクロック選択情報Ｃ３ＥＬが時
刻ｔ工にハイレベルに書き換えられると、ＪＫフリップ
フロップ回路１３の入力端子Ｊにはクロック信号ＣＬＫ
２の逆相信号が与えられ、この信号はシステムクロック
信号ＣＬＫｓのローレベルへの変化タイミングに同期し
て取り込まれる。

したがって、ＪＫフリップフロップ回路１３は、時刻ｔ
２にセット状態に反転され、これによりナントゲート１
０の出力が常時ハイレベルにされる結果、システムクロ
ック信号ＣＬＫｓが動作クロック信号ＣＫとして選択さ
れてマイクロプロセッサ１に供給される。

このようにクロック信号ＣＬＫ２からシステムクロック
信号ＣＬＫｓへの動作クロック信号ＧＫの切換タイミン
グは、クロック信号ＣＬＫ２のローレベル位相における
システムクロック信号ＣＬＫｓのローレベルへの変化に
同期されるから、第３図の時刻ｔ２のような動作クロッ
ク信号ＧＫの切換時には、システムクロック信号ＣＬＫ
ｓのパルス幅に比べて異常に短いクロックパルスが発生
することはない、したがって、マイクロプロセッサ１の
動作クロック信号ＣＫ切換時にシステムリセットを行わ
なくても誤動作を生じない。

上記デコーダ７は上記クロック切換制御回路６による動
作クロック信号ＣＫの周波数選択状態に応じて低速アク
セスメモリ２をアクセスするか或いは高速アクセスメモ
リ３をアクセスするかを決定する論理を有する。例えば
このデコーダ７にはマイクロプロセッサ１から出力され
るリード信号ＲＤ、ライト信号ＷＲ，及びアドレス信号
と、クロック選択情報Ｃ３ＥＬが供給され、低速アクセ
スメモリ２と高速アクセスメモリ３はそれら入力情報に
従って第１表に示される動作態様を採る。

即ち、低速アクセスメモリ２と高速アクセスメモリ３に
重複して割り当てられている以外のアドレス信号が供給
される場合には双方のメモリ２，３の動作は選択されな
い。低速アクセスメモリ２と高速アクセスメモリ３に重
複して割り当てられているアドレス信号がマイクロプロ
セッサ１から出力される場合には何れか一方のメモリ２
，３の動作が選択される。例えば、このときクロック選
択情報Ｃ３ＥＬがローレベルである場合、即ち動作クロ
ック信号ＧＫとして相対的に周波数の低い方のクロック
信号ＣＬＫ２が選択される場合には、リード信号ＲＤに
よりメモリリード動作が指示されるとチップセレクト信
号Ｃ８１及びアウトプットイネーブル信号ＯＥにより低
速アクセ不メモリ２のリード動作が可能にされ、逆にラ
イト信号ＷＲによりメモリライト動作が指示されるとチ
ップセレクト信号Ｃ８２及びリード・ライト信号Ｒ／Ｗ
により高速アクセスメモリ３のライト動作が可能にされ
る。一方、クロック選択情報Ｃ３ＥＬがハイレベルであ
る場合、即ち動作クロック信号ＣＫとして相対的に周波
数の高い方のシステムクロック信号Ｃ，ＬＫｓが選択さ
れる場合には、リード信号ＲＤによりメモリリード動作
が指示されるとチップセレクト信号Ｃ８２及びリード・
ライト信号Ｒ／Ｗにより高速アクセスメモリ３のリード
動作が可能にされる。尚、クロック選択情報Ｃ３ＥＬが
ハイレベルであるときに、ライト信号ＷＲによりメモリ
ライト動作が指示された場合には、チップセレクト信号
Ｃ８よ及びリード・ライト信号Ｒ／Ｗにより高速アクセ
スメモリ３のライト動作を指示することもできるが、そ
のような動作の指示を無効にすることもできる。

次に上記実施例の動作を第４図をも参照しながら説明す
る。

エミュレーション動作においてマイクロプロセッサ１を
低速アクセスメモリ２の最大動作速度を超えて高速動作
させる場合、システムクロック信号ＣＬＫｓの周波数は
所要の高い周波数とされる。

このとき、その周波数の半分の周波数を持つクロック信
号ＣＬＫ２の周波数は、マイクロプロセッサ１がこれに
同期動作するとき低速アクセスメモリ２の最大動作速度
を超えないような比較的低い周波数になる。

第４図に示されるように、先ず、マイクロプロセッサ１
は、システムプログラムに従ってリセット信号ＲＥＳＥ
Ｔをアサートシ、クロック選択情報ｃｓＥＬをローレベ
ルに初期化すると共に、ＪＫフリップフロップ回路１３
をリセット状態に初期化する。これにより、クロック切
換制御回路６はクロック信号ＣＬ　Ｋ　２を動作クロッ
ク信号ＣＫとしてマイクロプロセッサ１に供給する。マ
イクロプロセッサ１はそのクロック信号ＣＬＫ２に同期
して相対的に低速制御動作を行い、第１表に示される動
作モードに従って、低速アクセスメモリ２の保有するオ
ペレーティングシステムを読み出し、次いでこれを高速
アクセスメモリ３に書き込む、この動作を順次繰り返し
て必要なデータ転送を終了すると、マイクロプロセッサ
１はクロック選択情報Ｃ３ＥＬをハイレベルに書き換え
る。これにより、マイクロプロセッサ１がユーザプログ
ラムを実行しながらエミュレーション動作を行ったりす
るときには、相対的に周波数の高いシステムクロック信
号ＣＬＫｓに同期して制御動作が行われる。この動作に
おいて低速アクセスメモリ２・の動作は高速アクセスメ
モリ３の動作に置き換えられ、低速アクセスメモリ２を
含むシステムの動作速度が高速化される。

上記実施例によれば以下の作用効果を得るものである。

（１）低速アクセスメモリ２を含むシステムにおいて、
低速アクセスメモリ２と相互に重複するアドレスに高速
アクセスメモリ３を配置すると共に、周波数の異なるク
ロック信号ＣＬＫｓ、ＣＬＫ２を同期化してマイクロプ
ロセッサ１に切換供給可能なクロック切換制御回路６を
設け、このクロック切換制御回路６によるクロック信号
周波数の選択状態に応じて低速アクセスメモリ２をアク
セスするか或いは高速アクセスメモリ３をアクセスする
かが決定されるから、システムクロック信号ＣＬＫｓに
同期するマイクロプロセッサプロセッサ１の動作に際し
て低速アクセスメモリ２は高速アクセスメモリ３に置き
換えられ、これにより、低速アクセスメモリ２を含むシ
ステムの動作速度を高速化することができる。

（２）このとき、低速アクセスメモリ２と高速アクセス
メモリ３とは重複するアドレスにマツピングされその動
作は択一的に制御されるから、低速アクセスメモリ２の
動作を高速アクセスメモリ３の動作に置き換えることは
極めて容易になる。

（３）更に、マイクロプロセッサ１の為の動作クロック
周波数を同期化して切換制御するから、動作クロック信
号ＣＫの周波数切換に際してマイクロプロセッサ１のリ
セットを要しない。

（４）プログラム保持用ＲＯＭなどを１つの半導体基板
に搭載した所謂シングルチップマイクロコンピュータを
利用したターゲットシステムのエミュレーションを行う
場合、そのプログラム保持用ＲＯＭを持たなかったりす
るような評価専用チップを用い、動作上必要なユーザプ
ログラムをシステム開発装置からエミュレータ内の代行
メモリにダウンロードすると共に、オペレーティングシ
ステムなどに関しては既存のＥＰＲＯＭチップをエミュ
レータに搭載するような場合に、ＲＡＭなどに比べてア
クセス速度の遅いＥＰＲＯＭチップなどを直接アクセス
してエミュレーションを行う必要がないため、ターゲッ
トシステムに要求されるような動作速度、さらにはター
ゲットプロセッサとしてのシングルチップマイクロコン
ピュータの本来の動作速度を満足してエミュレーション
を行うことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えばプロセッサはウェイト機能を有しないものに限定
されず、ウェイト機能を有していてもその機能を利用す
ることができないというような制約事項がある場合にも
本発明を適用することができる。

また、低速アクセスメモリはＥＰＲＯＭに限定されず、
ＥＥＰＲＯＭであってもよい。低速アクセスメモリと高
速アクセスメモリとは相対的にアクセス速度が相違する
という概念によって区別することができる。

また、低速アクセスメモリに格納される情報はオペレー
ティングシステムに限定されず、その他適宜の情報に変
更することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるエミュレータに適用
した場合について説明したが、本発明はそれに限定され
るものではなく、汎用利用可能なマイクロプロセッサボ
ードやコンピュータボードなどに広く適用することがで
きる６本発明は少なくとも低速アクセスメモリの記憶情
報を用いてデータ処理を行う条件のものに適用すること
ができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、プロセッサの高速動作に際して低速アクセス
メモリの動作は高速アクセスメモリの動作に置き換えら
れ、これにより、低速アクセスメモリを含むシステムの
動作速度を高速化することができるという効果がある。

このとき、低速アクセスメモリと高速アクセスメモリと
は重複するアドレスにマツピングされ、その動作は択一
的に制御されるから、極めて容品に低速アクセスメモリ
の動作を高速アクセスメモリの動作に置き換えることが
できる。しかもプロセッサの為のクロック周波数は同期
化して切換制御されるから、クロック信号の切換に際し
てプロセッサをリセットする手間を省くことができる。

【図面の簡単な説明】

第１図本発明の一実施例であるマイクロプロセッサボー
ドの要部を示すブロック図、 第２図はクロック切換制御回路の一例を示す回路図。 第３図はクロック切換動作の一例を説明するためのタイ
ミングチャート、 第４図は低速アクセスメモリから高速アクセスメモリへ
のデータ転送制御手順の一例を示すフローチャートであ
る。 １・・・マイクロプロセッサ、２・・・低速アクセスメ
モリ、３・・・高速アクセスメモリ、６・・・クロック
切換制御回路、７・・・デコーダ、８・・・クロック選
択レジスタ、Ｃ３ＥＬ・・・クロック選択情報、ＣＬＫ
ｓ・・・システムクロック信号、ＣＬＫ・・・クロック
信号、第　　１１￥Ｉ 第 図

Claims (1)

1. 【特許請求の範囲】 １、クロック信号に同期動作するプロセッサと、相互に
   重複したアドレスが割り当てられた低速アクセスメモリ
   及び高速アクセスメモリと、周波数の異なるクロック信
   号を同期化して上記プロセッサに切換供給可能なクロッ
   ク切換手段と、上記低速アクセスメモリ及び高速アクセ
   スメモリに重複して割り当てられたアドレスのアクセス
   に際して、クロック切換手段によるクロック信号周波数
   の選択状態に応じて低速アクセスメモリ又は高速アクセ
   スメモリの動作を選択制御する制御手段とを有するデー
   タ処理システム。 ２、上記プロセッサは、相対的に周波数の小さなクロッ
   ク信号を上記クロック切換手段に選択させるステップと
   、上記ステップによって選択されたクロック信号に同期
   して低速アクセスメモリをリードアクセスするステップ
   と、このステップによってリードアクセスされたデータ
   を高速アクセスメモリにライトアクセスするステップと
   、低速アクセスメモリから高速アクセスメモリへの所要
   のデータの転送を終了した後に、相対的に周波数の大き
   なクロック信号をクロック切換手段に選択させるステッ
   プとを実行可能にされて成るものである請求項１記載の
   データ処理システム。