JPH04229337A - エミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ターゲットシステムの
全部又は一部が存在しない状態においてもデバッグ可能
なエミュレータに関し、例えばシングルチップマイクロ
コンピュータ応用機器のためのエミュレータに適用して
有効な技術に関するものである。

【０００２】

【従来の技術】エミュレータはデバッグ対象システム（
ターゲットシステム）をエミュレーション用マイクロコ
ンピュータで代替制御しながらシステムデバッグやソフ
トウェアデバッグを可能にするものであるから、ターゲ
ットシステムが完成される以前においては、ターゲット
システムの入出力機器とマイクロコンピュータとの間で
の信号のやりとりをサポートして機能されるようなソフ
トウェアデバッグやシステム全体に及ぶ総合的なソフト
ウェアデバッグなどを行い難く、ターゲットシステムと
しての実機の完成を待たなければならなかった。

【０００３】そこで従来は、ターゲットシステム無しで
エミュレーションを可能にするための技術として特開昭
６４−４１９８３号及び特開昭６２−１７３５３９号が
提供されている。前者は、エミュレーション用マイクロ
コンピュータのための入力命令を検出すると、パターン
メモリのアドレスを更新しながらパターンデータを発生
してエミュレーション用マイクロコンピュータへ直接供
給し、また、出力命令を検出するとデータメモリのアド
レスを更新しながらエミュレーション用マイクロコンピ
ュータの出力パターンデータをデータメモリへ書き込む
ようにするものである。後者の技術は、エミュレーショ
ン用マイクロコンピュータのバスサイクル単位でアドレ
スが順次更新されるエミュレーションメモリにパターン
データを格納しておき、そのパターンデータをバスサイ
クルの発生毎に順次エミュレーション用マイクロコンピ
ュータに供給するものである。

【０００４】

【発明が解決しようとする課題】しかしながら、上記何
れの従来技術においても、入力命令の検出やバスサイク
ルの起動をトリガとしてエミュレーション用マイクロコ
ンピュータへのパターンデータを機械的に一定の順番で
出力する構成であるため、如何なるデータをどのような
順番で出力するかを予め決定してメモリに格納しておか
なければならず、そのためにはエミュレーション用マイ
クロコンピュータの動作フローを予測しなければならな
い。このため、予測したフローからはずれるような動作
に対してはエミュレーションすることができない。例え
ば、エミュレーション用マイクロコンピュータの動作フ
ローに割り込みルーチンや条件分岐などがあるとき、非
同期で発生する外部割り込み等を予測することは実質的
に不可能であり、予測に反する入力命令が検出されれば
最早正常なエミュレーションを行うことができない。Ｃ
ＰＵのバスサイクル毎にパターンデータを供給する構成
も上記同様であり、予測したタイミング以外で割り込み
が発生したり、予測に反する分岐が発生すると、エミュ
レーションを行うことができない。これにより、ターゲ
ットシステムが無くてもエミュレーションを行うことが
できるといっても、エミュレーション可能なステップ数
は動作フローを確実に予測することができる非常に少な
い範囲を単位としてしか行うことができない。

【０００５】また、従来技術は、ターゲットシステムを
併用すること、即ち、部分的に完成したターゲットシス
テムを接続しながら所望のパターンデータを供給しなが
らエミュレーションを行うことについては考慮されてい
ない。

【０００６】本発明の目的は、ターゲットシステムが未
完成な状態であっても必要な情報をエミュレーション用
マイクロコンピュータに与えてソフトウェアデバッグ並
びにシステムでバッグを比較的簡単にしかも確実に行う
ことができるエミュレータを提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、着目すべき条件をプログラマブ
ルに設定可能であって、ターゲットプログラムの実行中
には前記設定された条件の成立を検出するタイミング検
出手段と、このタイミング検出手段によって検出される
条件に応じて、予めプログラマブルに格納されているデ
ータを出力する出力データ記憶手段とを有するプログラ
マブル出力回路を設け、このプログラマブル出力回路の
出力情報を、選択回路によってターゲットシステムの出
力情報に代えてエミュレーション用マイクロコンピュー
タに供給可能にするものである。

【００１０】前記タイミング検出手段を比較的簡単に構
成するには、前記所望の条件をプログラマブルに書き込
み可能であって、エミュレーション用マイクロコンピュ
ータが入出力するデータ信号、アドレス信号、及びスト
ローブ信号などによって読出しアクセスされるＲＡＭと
、ＲＡＭの出力を入力として前記条件の成立を検出する
論理回路とを含めて構成することができる。

【００１１】プログラマブル出力回路から与えられる情
報の伝達遅延を、実際にインタフェースケーブルを介し
てターゲットシステムから与えられる情報の伝達遅延に
整合させたりするタイミング設定を可能にするには、前
記プログラマブル出力回路の出力タイミングを、前記タ
イミング検出手段による検出タイミングに対して任意に
遅延させる遅延手段を設けるとよい。

【００１２】また、プログラマブル出力回路をターゲッ
トシステムと併用してエミュレーションを可能にするこ
とを考慮するなら、前記選択回路は、エミュレーション
用マイクロコンピュータをターゲットシステムにインタ
フェースするための信号線毎に、これをプログラマブル
出力回路の出力に切り替え接続可能な選択スイッチを持
ち、夫々のスイッチの接続状態を、記憶手段の保有情報
に従ってプログラマブルに制御可能にするとよい。

【００１３】

【作用】上記した手段によれば、ターゲットシステムが
未完成な状態において、部分的に未完成な入出力機器と
エミュレーション用マイクロコンピュータとの間で情報
をやりとりして機能するＩ／Ｏプログラムのソフトウェ
アデバッグやシステム全体に及ぶ総合的なソフトウェア
デバッグを行うとき、未完成な部分からの信号を代替す
るためのプログラマブル出力回路がエミュレーション用
マイクロコンピュータに信号を出力すべきタイミングを
、そのときエミュレーションバス上に現れるアドレス値
やデータ値などに応じてプログラマブルに条件設定して
おき、この条件設定されたタイミング検出手段がターゲ
ットプログラムの実行時にその条件をエミュレーション
バス上のデータ値等から検出することによって、予め出
力データ記憶手段にプログラマブルに格納されている対
応データが擬似的にエミュレーション用マイクロコンピ
ュータに供給される。プログラマブル出力回路に設定し
た条件が成立するか否かによって、擬似的な信号をエミ
ュレーション用マイクロコンピュータに供給するから、
設定条件成立過程においてどのような命令実行フローを
経るかを予想しなくてもよく、また予想に反しても、実
際の命令実行フローに即して必要な情報がエミュレーシ
ョン用マイクロコンピュータに供給されて、エミュレー
ションが行われる。

【００１４】

【実施例】図１には本発明の一実施例に係るエミュレー
タが示される。同図に示されるエミュレータは、特に制
限されないが、プログラマブル出力回路１００、選択回
路２００、及びエミュレータ本体３００によって構成さ
れ、エミュレータ本体３００はエミュレーション用マイ
クロコンピュータ３０１を含む。このエミュレーション
用マイクロコンピュータ３０１がターゲットシステム（
以下単にユーザ実機とも記す）４００を代行制御すると
き、同マイクロコンピュータ３０１は前記選択回路２０
０を介してインタフェースケーブル４０１でユーザ実機
４００に結合される。エミュレータ内部の制御やターゲ
ットプログラム（以下単にユーザプログラムとも記す）
のダウンロードなどのために、エミュレータ本体３００
はシステム開発装置３０９ともインタフェースされる。 前記プログラマブル出力回路１００は、システム開発装
置３０９からの指示に従って信号出力条件やデータがプ
ログラマブルに設定され、設定された条件に従って所定
のデータをユーザ実機４００に代わって擬似的に選択回
路２００を介してエミュレーション用マイクロコンピュ
ータ３０１に与える。

【００１５】ここで先ず前記エミュレータ本体３００の
一例を図１および図５に基づいて説明する。

【００１６】前記エミュレーション用マイクロコンピュ
ータ３０１は、ユーザ実機４００に適用される図示しな
いターゲットマイクロコンピュータと同等の制御機能や
周辺機能を持ち、インタフェースケーブル４０１を介し
てユーザ実機４００のターゲットマイクロコンピュータ
搭載領域に接続される。このエミュレーション用マイク
ロコンピュータ３０１は、特に制限されないが、前記図
示しないターゲットマイクロコンピュータの論理を所望
に追加変更してエミュレータ本体３００のその他の回路
部分と信号をやりとりしながらターゲットプログラムを
実行して、ユーザ実機４００を代行制御可能に構成され
ている。尚、エミュレーション用マイクロコンピュータ
それ自体については既に公知であるのでその詳細につい
ては図示しない。

【００１７】ユーザ実機４００とエミュレーション用マ
イクロコンピュータ３０１とがやりとりする情報、及び
エミュレーション用マイクロコンピュータ３０１の内部
状態に応ずる情報は、エミュレーションバス３０２にも
与えられ、また、このエミュレーションバス３０２を介
してエミュレーションのための初期条件や制御情報がエ
ミュレーション用マイクロコンピュータ３０１などに与
えられるようになっている。

【００１８】エミュレーションバス３０２には、特に制
限されないが、エミュレーション回路３０３、ブレーク
コントロール回路３０４、及びトレース回路３０５が結
合され、それら回路は、コントロールバス３０６にも結
合され、同コントロールバス３０６に結合されたコント
ロールプロセッサ３０７の制御に基づいてエミュレーシ
ョンバス３０２又はコントロールバス３０６と選択的に
インタフェースされる。前記エミュレーション回路３０
３は、特に制限されないが、ユーザ実機４００における
データメモリやプログラムメモリを代行するためのＲＡ
Ｍで成る代行メモリ３０３Ａ，３０３Ｂ、並びにエミュ
レーションのための開始条件や各種制御条件などに基づ
いてエミュレーション動作を制御するための図示しない
コントロールレジスタを含む。前記代行メモリ３０３Ａ
，３０３Ｂへのターゲットプログラムのダウンロードや
データの転送、及び図示しないコントロールレジスタへ
の初期設定は、エミュレーション開始前にコントロール
プロセッサ３０７がコントロールバス３０６を介して行
う。前記ブレークコントロール回路３０４は、特に制限
されないが、エミュレーション用マイクロコンピュータ
３０１の制御状態やエミュレーションバス３０２の状態
を監視して、その状態が予め設定されている状態に到達
したときにエミュレーション動作をブレークするもので
ある。このブレークコントロール回路３０４へのブレー
ク条件の設定は、同様に、エミュレーション開始前にコ
ントロールプロセッサ３０７がコントロールバス３０６
を介して行う。前記トレース回路３０５は、エミュレー
ション動作中に、エミュレーションバス３０２などに与
えられるデータやアドレスさらには制御情報などをバス
サイクル単位で逐次トレースするものである。前記エミ
ュレーション回路３０３、ブレークコントロール回路３
０４、及びトレース回路３０５は、コントロールバス３
０６を通じてコントロールプロセッサ３０７の制御を受
けるが、そのコントロールバス３０６は、ホストインタ
フェース３０８を介して特に制限されないがパーソナル
コンピュータ等から成るシステム開発装置３０９と接続
され、当該コントロールプロセッサ３０７はそのシステ
ム開発装置３０９から与えられるコマンドや各種制御情
報に基づいてエミュレータ本体３００によるエミュレー
ション動作を全体的に制御する。

【００１９】図１に従えば、前記プログラマブル出力回
路１００は、タイミング検出回路１、出力制御データ記
憶群３、出力パターンデータ記憶群２、出力データ選択
信号ラッチ回路４、ディレイカウンタ５、及び複数個の
出力ドライバ６（図１には代表的に１個が図示されてい
る）を含み、ユーザ実機４００からエミュレーション用
マイクロコンピュータ３０１に供給されるべき信号の全
部又は一部をプログラマブルに生成するものである。前
記タイミング検出回路１は、着目すべき条件をプログラ
マブルに複数種類設定可能で且つエミュレーション用マ
イクロコンピュータ３０１によるターゲットプログラム
の実行中に前記設定された条件の成立をエミュレーショ
ンバス３０２上の情報などに基づいて検出するものであ
る。前記出力データ選択信号ラッチ回路４はタイミング
検出回路１による条件検出に基づいて出力される情報を
ラッチするものであり、そのラッチタイミングは、ディ
レイカウンタ５から出力されるラッチ信号７で制御され
る。前記出力制御データ記憶群３及び出力パターンデー
タ記憶群２は、タイミング検出回路１によって検出され
て出力データ選択信号ラッチ回路４を介して与えられる
情報に応じてデータを出力すると共に、出力すべきデー
タを予めプログラマブルに設定可能とされる。前記夫々
の出力ドライバ６は、ハイレベル、ローレベル、及び高
出力インピーダンスの３状態を選択的にとり得るトライ
・ステート型の出力バッファにより構成され、出力制御
データ記憶群３から出力されるドライバ選択信号８が出
力ドライバ６の出力を高インピーダンス状態にするか否
かを制御し、出力パターンデータ記憶群２から出力され
る出力パターンデータ９が出力ドライバ６の出力論理レ
ベルを決定する。

【００２０】図２には前記プログラマブル出力回路１０
０の詳細な一例が示される。

【００２１】前記タイミング検出回路１は、特に制限さ
れないが、ｍ個のＲＡＭ（ランダム・アクセス・メモリ
）１１〜１ｍを記憶手段として含み、夫々は１６ビット
のアドレス入力端子Ａ０〜Ａ１５と８ビットのデータ入
出力端子００〜０７を有する。前記ＲＡＭ１１〜１ｍへ
の条件書き込みに際して、前記アドレス入力端子Ａ０〜
Ａ１５及びデータ入出力端子００〜０７は、図示しない
選択ゲートを介してコントロールバス３０６にインタフ
ェースされ、コントロールプロセッサ３０７でアクセス
制御されることにより、ＲＡＭ１１〜１ｍに所望の条件
が設定される。ここで、ＲＡＭ１１〜１ｍに設定される
条件とは、同ＲＡＭ１１〜１ｍを書き込みアクセスする
ときのアドレスとその書き込みデータとによって決定さ
れる。エミュレーションマイクロコンピュータ３０１が
ユーザプログラムを実行するエミュレーション動作時に
は、前記アドレス入力端子Ａ０〜Ａ１５は、図示しない
選択ゲートを介してエミュレーションバス３０２にイン
タフェースされ、同バス上のアドレス信号ＡＤＤＲ０〜
ＡＤＤＲ１５、データ信号Ｄ０〜Ｄ８、ストローブ信号
、及び図示しない外部プローブの信号ＥＸＴ８などのプ
ログラム実行情報４０が供給され、これをアドレスとし
てリード動作されることにより、エミュレーション動作
の状態に応じて、予め書き込まれているデータがＲＡＭ
１１〜１ｍから読出される。ＲＡＭ１１〜１ｍから読出
されるデータは同一ビット同志がそれぞれ対応する８入
力アンドゲートＡＮＤ１〜ＡＮＤ８に入力され、その並
列出力が出力データ選択信号４１としてラッチ回路４に
与えられる。

【００２２】このタイミング検出回路１においては、ア
ンドゲートＡＮＤ１〜ＡＮＤ８から出力される８ビット
の出力データ選択信号４１が条件成立の可否を意味する
ものとされるから、この実施例においてタイミング検出
回路１に予めプログラムして検出可能な条件は２５６通
りとされる。例えば８ビットの出力データ選択信号４１
の最下位ビットだけが論理１の状態を条件１の成立状態
とすると、この状態を得るためにはアンドゲートＡＮＤ
１の入力だけが全て論理１であることが必要である。従
って、条件１に対応するアドレスＡＤＤＲ１〜ＡＤＤＲ
１５やデータＤ０〜Ｄ８などの条件をＲＡＭ１１〜１ｍ
に設定するときは、そのアドレスやデータの条件をアド
レスとしてＲＡＭに供給し、これをリード動作させたと
きにアンドゲートＡＮＤ１の入力だけが全て論理１にな
るようにデータを書き込んで条件設定される。

【００２３】本実施例に従えば、２５６通りの条件の何
れが成立する場合にも８ビットの出力データ選択信号４
１の何れか１ビットは論理１にされるので、アンドゲー
トＡＮＤ１〜ＡＮＤ８の出力を８入力とするオアゲート
ＯＲ１を設け、同ゲートＯＲ１の出力をクロック信号の
サイクルに同期させてアンドゲートＡＮＤ９から出力さ
せて更新タイミング検出信号４２を生成する。前記クロ
ック信号はバスサイクルに同期する信号又はエミュレー
ション用マイクロコンピュータ３０１の動作クロック信
号に同期する信号とされる。

【００２４】前記ディレイカウンタ５は、特に制限され
ないが、図示しないプリセット機能付きのダウンカウン
タ又はアップカウンタとされ、コントロールプロセッサ
３０７によって初期設定されたプリセット値を常時内部
で保持し、プリセット値を基準に、エミュレーション用
マイクロコンピュータ３０１の動作基準クロック信号を
アップカウント又はダウンカウントし、ボロー若しくは
キャリーが発生する毎にラッチ信号７をアサートする。 このラッチ信号７又はボロー若しくはキャリーはカウン
タ５のリセット信号としても利用され、同じ動作を繰り
返す。出力データ選択信号ラッチ回路４はラッチ信号７
がアサートされる毎に前記アンドゲートＡＮＤ１〜ＡＮ
Ｄ８から出力される出力データ選択信号４１をラッチし
て後段に伝達する。したがって、ディレイカウンタ５の
プリセット値をプログラマブルに設定することにより、
任意のタイミングを以て出力データ選択信号４１を後段
に伝達することができる。

【００２５】前記出力パターンデータ記憶群２は、特に
制限されないが、ｎ個のＲＡＭ（ランダム・アクセス・
メモリ）２１〜２ｎを記憶手段として含み、夫々は８ビ
ットのアドレス入力端子Ａ０〜Ａ７と８ビットのデータ
入出力端子００〜０７を有する。また、前記出力制御デ
ータ記憶群３は、特に制限されないが、ｎ個のＲＡＭ（
ランダム・アクセス・メモリ）３１〜３ｎを記憶手段と
して含み、夫々は８ビットのアドレス入力端子Ａ０〜Ａ
７と８ビットのデータ入出力端子００〜０７を有する。 前記夫々のＲＡＭのアドレス入力端子は対応ビット同志
で共通接続される。前記ＲＡＭ２１〜２ｎ及びＲＡＭ３
１〜３ｎへの書き込みに際して、前記アドレス入力端子
Ａ０〜Ａ７及びデータ入出力端子００〜０７は、図示し
ない選択ゲートを介してコントロールバス３０６にイン
タフェースされ、コントロールプロセッサ３０７でアク
セス制御されることにより、データの書き込みが行われ
る。エミュレーション用マイクロコンピュータ３０１が
ユーザプログラムを実行するエミュレーション動作時は
、前記アドレス入力端子Ａ０〜Ａ７には出力データ選択
信号ラッチ回路４を通してアンドゲートＡＮＤ１〜ＡＮ
Ｄ８の出力が供給され、これをアドレスとしてリード動
作されることにより、エミュレーション動作の状態に応
じて前記タイミング検出回路１で検出される条件に応じ
たデータが出力制御データ記憶群３及び出力パターンデ
ータ記憶群２から読出される。出力制御データ記憶群３
から読出されるデータは出力ドライバ６の出力動作を制
御し、これによって出力動作可能にされた出力ドライバ
６は、出力パターンデータ記憶群２から与えられるデー
タに応じて論理１又は論理０のデータを選択回路２００
に与える。

【００２６】前記選択回路２００は、前記プログラマブ
ル出力回路１００の出力ドライバ６から出力される情報
をユーザ実機４００の出力情報に代えてエミュレーショ
ン用マイクロコンピュータ３０１に供給可能とするもの
であり、選択スイッチ回路２０１と選択記憶回路２０２
によって構成される。例えばユーザ実機４００に接続可
能なエミュレーション用マイクロコンピュータ３０１の
ポートをＰ１１〜Ｐｎ８（８×ｎ個）とすると、図３に
示されるように、前記選択スイッチ回路２０１には、夫
々のポートＰ１１〜Ｐｎ８を一対一対応でユーザ実機４
００側のソケット又はプログラマブル出力回路１００の
擬似出力ＰＯＲＴ１１〜ＰＯＲＴｎ８に選択的に切り替
え接続するための選択スイッチＳＷ１１〜ＳＷｎ８が設
けられ、各スイッチＳＷ１１〜ＳＷｎ８の状態は、選択
記憶回路２０２に記憶されているＩ／Ｏ選択情報に従っ
てプログラマブルに制御可能にされる。選択記憶回路２
０２に記憶させるべきＩ／Ｏ選択情報は、特に制限され
ないが、コントロールプロセッサ３０７の制御によって
転送される。

【００２７】次ぎにエミュレータの動作例を説明する。

【００２８】ユーザ実機４００の未完成な状態において
、部分的に未完成な入出力機器とエミュレーション用マ
イクロコンピュータ３０１との間で情報をやりとりして
機能するＩ／Ｏプログラムのソフトウェアデバッグやシ
ステム全体に及ぶ総合的なソフトウェアデバッグを行う
ようなとき、例えば、図６に示されるようなタイミング
検出条件に着目し、同条件の成立に応じて擬似的にデー
タをプログラマブル出力回路からエミュレーション用マ
イクロコンピュータに与える場合の動作を一例として説
明する。

【００２９】図６に示されるタイミング検出条件は条件
１から条件４までの４種類とされ、例えば条件１は、ア
ドレス信号が「１０００番地」、データが「５５」、及
びリードライト信号による指示レベルが「書き込み（Ｗ
）」であるようなアクセスサイクルを条件とする。 条件２は、アドレスが「２４３Ｆ番地」とされるような
バスサイクルを条件とする。条件３は、アドレスが「０
５Ｄ１番地」、ストローブ信号Ｐ２の値が「８Ｂ」とさ
れることを条件とする。条件４は、アドレスが「８４０
２番地」、外部プローブからの入力が「１０００１１０
１」とされることを条件とする。各条件１〜４に応じて
エミュレーション用マイクロコンピュータ３０１に供給
すべき代替データは図６の下段に各条件に対応して記載
されている通りであり、また、ディレイカウンタ５で得
られる遅延量は条件２が「相対値１５０」であり、その
他の条件は「相対値０」である。尚、遅延量を条件によ
って相違させるには、特に図示はしないが、その条件毎
にディレイカウンタ５のプリセット値を複数種類保持す
るレジスタなどを設けておき、図２に示されるアンドゲ
ートＡＮＤ１〜ＡＮＤ８の並列出力値に応じてそのレジ
スタを選択してディレイカウンタ５のプリセット値を変
更可能にすればよい。

【００３０】図７には図６のタイミング検出条件の内の
アドレス条件を設定するためのＲＡＭ１１の記憶情報の
一例が示される。このＲＡＭ１１において、アドレス信
号ＡＤＤＲ０〜ＡＤＤＲ１５によって特定される「０５
Ｄ１番地」には「条件３」を意味する条件番号コード「
００００００１１」が格納され、アドレス信号ＡＤＤＲ
０〜ＡＤＤＲ１５によって特定される「１０００番地」
には「条件１」を意味する条件番号コード「０００００
００１」が格納され、アドレス信号ＡＤＤＲ０〜ＡＤＤ
Ｒ１５によって特定される「２４３Ｆ番地」には「条件
２」を意味する条件番号コード「００００００１０」が
格納され、アドレス信号ＡＤＤＲ０〜ＡＤＤＲ１５によ
って特定される「８４０２番地」には「条件４」を意味
する条件番号コード「０００００１００」が格納される
。ここで、タイミング検出回路１における設定条件が成
立すると、その成立条件を意味する条件コードがアンド
ゲートＡＮＤ１〜ＡＮＤ８から出力されなければならな
い。したがって、データ条件が設定されるＲＡＭ１２や
その他の信号条件が設定されるＲＡＭの格納データは、
ドントケア条件も考慮して決定されなければならない。 例えば、データ条件が設定されるＲＡＭ１２については
、条件１ではデータ値「５５」が条件とされるが、条件
２〜条件４まではデータ値はドントケアであるため、デ
ータ値「５５」をアドレスとして格納される値は、条件
１〜条件４の４種類の条件番号コードの出力を可能にし
なければならない。したがって、条件１に対応してデー
タ値「５５」をアドレスとしてＲＡＭ１２に格納される
データは、「０００００１１１」とされる。そして、そ
の他のデータ値をアドレスとして格納されるデータは、
条件２〜条件４においてデータ値をドントケアとするよ
うに、全て「０００００１１０」として設定される。そ
の他のストローブ信号に関する条件設定も同様である。 したがって、エミュレーション動作中に図６に示される
条件１が成立するとアンドゲートＡＮＤ１〜ＡＮＤ８か
らは条件１を意味する条件番号コード「０００００００
１」が出力され、同様に、条件２が成立すると条件２を
意味する条件番号コード「００００００１０」が出力さ
れ、条件３が成立すると条件３を意味する条件番号コー
ド「００００００１１」が出力され、条件４が成立する
と条件４を意味する条件番号コード「０００００１００
」が出力される。尚、本明細書に記載されるビット列に
おいて右端が最下位ビットとされる。

【００３１】図８には図６のデータを出力するためのＲ
ＡＭ２１の記憶情報の一例が示される。ＲＡＭ２１には
、出力データ選択信号ラッチ回路４から出力される８ビ
ットの条件番号コードにより「００番地」から「ＦＦ番
地」までの２５６通りのアドレスが割り当てられ、同条
件番号コードをアドレスとしてそれに対応する出力パタ
ーンデータが記憶される。具体的には条件１を意味する
条件番号コード「０００００００１」をアドレスとして
データ「０００００００１」が記憶される。このデータ
の最下位ビット「１」は図６におけるＰＯＲＴ１１のビ
ットの論理値に対応されている。同様に、条件２を意味
する条件番号コード「００００００１０」をアドレスと
してデータ「００００００１１」が記憶され、条件３を
意味する条件番号コード「００００００１１」をアドレ
スとしてデータ「００００１０００」が記憶され、条件
４を意味する条件番号コード「０００００１００」をア
ドレスとしてデータ「０００００００１」が記憶され、
その他のアドレスにはデータ「００００００００」が記
憶される。

【００３２】図９には図６のデータを出力するためのＲ
ＡＭ３１の記憶情報の一例が示される。ＲＡＭ３１には
、出力データ選択信号ラッチ回路４から出力される８ビ
ットの条件番号コードにより「００番地」から「ＦＦ番
地」までの２５６通りのアドレスが割り当てられ、同条
件番号コードをアドレスとしてそれに対応する出力制御
データが記憶される。具体的には条件１を意味する条件
番号コード「０００００００１」をアドレスとしてデー
タ「００００００１１」が記憶される。このデータの下
位２ビットの「論理１」は図６におけるＰＯＲＴ１１，
ＰＯＲＴ１２のの出力が高インピーダンス状態でないこ
とに対応される。同様に、条件２を意味する条件番号コ
ード「００００００１０」をアドレスとしてデータ「０
０００００１１」が記憶され、条件３を意味する条件番
号コード「００００００１１」をアドレスとしてデータ
「００００１０１１」が記憶され、条件４を意味する条
件番号コード「０００００１００」をアドレスとしてデ
ータ「００００１０１１」記憶され、その他のアドレス
にはデータ「００００００００」が記憶される。

【００３３】図１０には選択回路２００によるプログラ
マブル出力回路１００の出力選択状態例が示される。図
１０のケース１は、ユーザ実機４００が全く存在しない
場合の例であって、全てのスイッチＳＷ１１〜ＳＷｎ８
はエミュレーション用マイクロコンピュータ３０１の全
てのポートＰ１１〜Ｐｎ８をプログラマブル出力回路１
００の出力ＰＯＲＴ１１〜ＰＯＲＴｎ８に接続させる。 これにより、エミュレーションに必要なユーザ実機４０
０の出力は全てプログラマブル出力回路１００によって
代替される。このケース１は、ユーザ実機４００が全く
無くてもＩ／Ｏプログラムに関するようなソフトウェア
デバッグを行うときに選択されることになる。

【００３４】図１０のケース２は、ユーザ実機４００が
提供されている場合の例であり、全てのスイッチＳＷ１
１〜ＳＷｎ８はエミュレーション用マイクロコンピュー
タ３０１の全てのポートＰ１１〜Ｐｎ８をユーザ実機４
００に接続させる。これにより、プログラマブル出力回
路１００を利用するまでもなく従来通りユーザ実機４０
０と情報をやりとりしながらシステムデバッグ及びソフ
トウェアデバッグが行われる。

【００３５】図１０のケース３は、ユーザ実機４００の
一部が未完成な場合の接続例であって、その未完成部分
から本来出力されるべき情報をプログラマブル出力回路
１００の出力に代替させるようにスイッチＳＷ１１〜Ｓ
Ｗｎ８の状態が決定されている。このときのスイッチの
状態はホストシステム側からの指示に従ってプログラマ
ブルに制御情報が書き込まれる選択記憶回路２０２の内
容によって任意に変更することができる。

【００３６】以上のようにしてプログラマブル出力回路
１００及び選択記憶回路２０２が初期設定されると、実
際にユーザプログラムが実行されてエミュレーションが
行われる。エミュレーション中にエミュレーションバス
３０２に現れる情報や外部プローブから伝達される情報
はバスサイクルを基準にしたりしてタイミング検出回路
１に供給され、それらによって前記条件１〜条件４の何
れかの成立が検出されると、検出された条件に対応する
ドライバ選択信号８及び出力パターンデータ８９が読出
され、ドライバ選択信号８によって動作可能にされる出
力ドライバ６を介して出力パターンデータ９が所定のス
イッチを通してエミュレーションマイクロコンピュータ
３０１に供給される。これにより、その条件の成立によ
って出力されるパターンデータ９と同じ情報を出力すべ
きユーザ実機４００側の回路が存在しなくてもエミュレ
ーションを行うことができる。

【００３７】図１１にはエミュレーションの一単位とし
てのユーザプログラムのフローチャート例が示される。 このフローチャートは「ステップ群１」から「ステップ
群８」へ至るフローをメインルーチンとし、「ステップ
群１」と「ステップ群５」との間には非同期で第１割り
込み処理ルーチンが入ったり、また、「分岐１」におけ
る条件判定結果の如何によっては「ステップ群９」から
「ステップ群１４」に至るフローに分岐したり、さらに
は、「ステップ群９」と「ステップ１３」との間に非同
期で第２割り込み処理ルーチンが入ったりする。ここで
、図６の条件に従ってプログラマブル出力回路１００に
設定された条件１は「ステップ７」で成立すべき条件と
し、条件２は「ステップ１３」で成立すべき条件とし、
条件３は「ステップ３」で成立すべき条件とし、条件４
０は「ステップ１１」で成立すべき条件とすると、図１
１に示されるフローによって代表されるようなユーザプ
ログラムをソフトウェアデバッグするとき、その実行フ
ローにおける割り込み処理ルーチンの発生の可否、「分
岐１」における条件判定の如何に拘らず、どのような経
路を通ってユーザプログラムが実行されても、その経路
に応じて条件１〜条件４の何れかが成立して必要な情報
をユーザ実機４００に代わってエミュレーション用マイ
クロコンピュータ３０１に与えることができ、ユーザプ
ログラムをフローの開始から終了まで実行してエミュレ
ーションを完了することができる。したがって、従来の
ようにプログラムフローを予測してパターンデータを作
成しする必要もなく、また、そのような予測に反して割
り込みなどが非同期で発生した場合に従来は正常にエミ
ュレーションすることができないという事態も発生しな
い。

【００３８】図４にはプログラマブル出力回路の別の例
が示される。プログラマブル出力回路において、タイミ
ング検出回路１から出力される出力データ選択信号４を
直接出力制御データ記憶群３及び出力パターンデータ記
憶群２に供給し、その出力をラッチ回路４Ａ，４Ｂで受
けて出力タイミングを制御するようにしてもよい。

【００３９】上記実施例によれば以下の作用効果を得る
ことができる。

【００４０】（１）ユーザ実機４００に代わって擬似的
に信号を出力すべき条件をプログラマブルに設定可能で
あって、ターゲットプログラムの実行中には前記設定さ
れた条件の成立を検出するタイミング検出回路１と、こ
のタイミング検出回路１によって検出される条件に応じ
て、予めプログラマブルに格納されているデータを出力
する出力パターンデータ記憶群２及び出力制御データ記
憶群３とを有するプログラマブル出力回路１００を設け
、このプログラマブル出力回路１００の出力情報を選択
回路２００によりユーザ実機４００の出力情報に代えて
エミュレーション用マイクロコンピュータ３０１に供給
可能にするから、ユーザ実機４００が未完成な状態にお
いて、部分的に未完成な入出力機器とエミュレーション
用マイクロコンピュータ３０１との間で情報をやりとり
して機能するＩ／Ｏプログラムのソフトウェアデバッグ
やシステム全体に及ぶ総合的なソフトウェアデバッグな
どを行うとき、未完成な部分からの信号を代替するため
のプログラマブル出力回路１００がエミュレーション用
マイクロコンピュータ３０１に信号を出力すべきタイミ
ングを、そのときエミュレーションバス３０２上に現れ
るアドレス値やデータ値などによってプログラマブルに
条件設定しておけば、この条件設定されたタイミング検
出回路１がターゲットプログラムの実行時にその条件を
エミュレーションバス３０２上のデータ値等から検出す
ることによって、予め出力パターンデータ記憶群２及び
出力制御データ記憶群３にプログラマブルに格納されて
いる対応データを擬似的にエミュレーション用マイクロ
コンピュータ３０１に供給することができる。このよう
に、プログラマブル出力回路１００に設定した条件が成
立するか否かによって、擬似的な信号をエミュレーショ
ン用マイクロコンピュータ３０１に供給するから、設定
条件成立過程においてどのような命令実行フローを経る
かを予想しなくてもよく、また予想に反しても必要な動
作状態において所要の情報をエミュレーション用マイク
ロコンピュータ３０１に供給してエミュレーションを行
うことができる。したがって、ユーザ実機４００が未完
成な状態であっても必要な情報をエミュレーション用マ
イクロコンピュータ３０１に与えてソフトウェアデバッ
グ並びにシステムでバッグを比較的簡単に且つ確実に行
うことが可能になる。

【００４１】（２）前記所望の条件をコントロールプロ
セッサ３０７を介してプログラマブルに書き込み可能で
あって、また、エミュレーション動作中にはエミュレー
ション用マイクロコンピュータ３０１が入出力するデー
タ信号、アドレス信号、及びストローブ信号などによっ
て読出しアクセスされるＲＡＭ１１〜１ｍと、ＲＡＭ１
１〜１ｍの出力を入力として前記条件の成立を検出する
論理回路ＡＮＤ１〜ＡＮＤ８とを含めてタイミング検出
回路１を構成することにより、同回路１を比較的簡単に
構成することができる。

【００４２】（３）前記プログラマブル出力回路１００
の出力タイミングを、前記タイミング検出回路１による
検出タイミングに対して任意に遅延させるディレイカウ
ンタ５を設けることにより、プログラマブル出力回路１
００から与えられる情報の伝達遅延を、実際にインタフ
ェースケーブルを介してユーザ実機４００から与えられ
る情報の伝達遅延に整合させたりするタイミング設定が
可能になる。

【００４３】（４）前記選択回路２００には、エミュレ
ーション用マイクロコンピュータ３０１をユーザ実機４
００にインタフェースするための信号線毎に、これをプ
ログラマブル出力回路１００の出力に切り替え接続可能
な選択スイッチＳＷ１１〜ＳＷｎ８を設け、夫々のスイ
ッチＳＷ１１〜ＳＷｎ８の接続状態を選択記憶回路２０
２の保有情報に従ってプログラマブルに制御可能にする
ことにより、プログラマブル出力回路１００をユーザ実
機４００と併用したりユーザ実機４００だけを用いてエ
ミュレーションすることができるという高い自由度を得
ることができる。

【００４４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４５】例えば、上記実施例ではコントロールプロ
セッサ３０７でプログラマブル出力回路１００を初期設
定する構成について説明したが、コントロールプロセッ
サを有さず、エミュレーション用マイクロコンピュータ
の動作プログラム空間をユーザプログラム空間からシス
テムプログラム空間に切り替えて、同システムプログラ
ムに基づいて行うようにしてもよい。また、タイミング
検出回路の論理回路はアンドゲートに限定されるもので
はなく、ドントケア条件をどのようにプログラムするか
のかという点との関係に応じて適宜の論理に変更可能で
ある。また、タイミング検出回路における設定条件の成
立可否の判定に外部プローブからの入力を使用するか否
かは自由に決定することができる。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である周辺回
路内蔵型の１チップ型マイクロコンピュータをエミュレ
ーション用マイクロコンピュータとするエミュレータに
適用した場合について説明したが、本発明はそれに限定
されるものではなく、マルチチップ形式のエミュレーシ
ョン用マイクロコンピュータを搭載するものにも適用す
ることができる。

【００４７】本発明は、少なくともターゲットシステム
の信号出力機能をプログラマブルに代替して有効な条件
のものに広く適用することができる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４９】すなわち、プログラマブル出力回路に設定
した条件が成立するか否かによって、擬似的な信号をエ
ミュレーション用マイクロコンピュータに供給するから
、ターゲットプログラムの実行フローを正確に予測しな
くてもターゲットシステムの信号出力機能をプログラマ
ブルに代替することができ、設定条件成立過程において
どのような命令実行フローを経るかを予想しなくてもよ
く、また予想に反しても必要な動作状態において所要の
情報をエミュレーション用マイクロコンピュータに供給
してエミュレーションを行うことができるという効果が
ある。これにより、ターゲットシステムが未完成な状態
において、部分的に未完成な入出力機器とエミュレーシ
ョン用マイクロコンピュータとの間で情報をやりとりし
て機能するＩ／Ｏプログラムのソフトウェアデバッグや
システム全体に及ぶ総合的なデバッグを行うとき、必要
な情報をエミュレーション用マイクロコンピュータに与
えてソフトウェアデバッグ並びにシステムデバッグを比
較的簡単に且つ確実に行うことが可能になる。

【００５０】前記所望の条件をプログラマブルに書き込
み可能であって、エミュレーション用マイクロコンピュ
ータが入出力するデータ信号、アドレス信号、及びスト
ローブ信号によって読出しアクセスされるＲＡＭと、Ｒ
ＡＭの出力を入力として前記条件の成立を検出する論理
回路とを含めて構成することにより、前記タイミング検
出手段を比較的簡単に構成することができる。

【００５１】前記プログラマブル出力回路の出力タイミ
ングを、前記タイミング検出手段による検出タイミング
に対して任意に遅延させる遅延手段を設けることにより
、プログラマブル出力回路から与えられる情報の伝達遅
延を実際にインタフェースケーブルを介してターゲット
システムから与えられる情報の伝達遅延に整合させたり
するタイミング設定を可能にすることができる。

【００５２】前記選択回路は、エミュレーション用マイ
クロコンピュータをターゲットシステムにインタフェー
スするための信号線毎に、これをプログラマブル出力回
路の出力に切り替え接続可能な選択スイッチを持ち、夫
々のスイッチの接続状態を、記憶手段の保有情報に従っ
てプログラマブルに制御可能にすることにより、プログ
ラマブル出力回路又はターゲットシステムだけを用いた
り両者を併用してエミュレーションを行うことができる
という高い自由度を得ることができる。

【図面の簡単な説明】

【図１】図１は本発明に係るエミュレータの一実施例ブ
ロック図である。

【図２】図２はタイミング検出回路の詳細な一例ブロッ
ク図である。

【図３】図３は選択回路の詳細な一例ブロック図である
。

【図４】図４はプログラマブル出力回路の別の例を示す
詳細ブロック図である。

【図５】図５はエミュレータ本体の詳細な一例ブロック
図である。

【図６】図６はプログラマブル出力回路に設定されるタ
イミング検出条件とその出力の一例を示す説明図である
。

【図７】図７は図６のタイミング検出条件の内のアドレ
ス条件を設定するためのＲＡＭ１１の記憶情報の一例説
明図である。

【図８】図８は図６の代替データを得るためのＲＡＭ２
１の記憶情報の一例説明図である。

【図９】図９は図６の代替データを得るためのＲＡＭ３
１の記憶情報の一例説明図である。

【図１０】図１０は選択回路によるプログラマブル出力
回路の出力選択状態を例示的に３態様で示す説明図であ
る。

【図１１】図１１はエミュレーションの一単位としての
ユーザプログラムの一例フローチャートである。

【符号の説明】

１　　タイミング検出回路 ２　　出力パターンデータ記憶群 ３　　出力制御データ記憶群 ４　　出力データ選択信号ラッチ回路 ５　　ディレイカウンタ １１〜１ｍ　　ＲＡＭ ＡＮＤ１〜ＡＮＤ８　　アンドゲート ２１〜２ｎ　　ＲＡＭ ３１〜３ｎ　　ＲＡＭ １００　　プログラマブル出力回路 ２００　　選択回路 ２０１　　選択スイッチ回路 ＳＷ１１〜ＳＷｎ８　　スイッチ ２０２　　選択記憶回路 ３００　　エミュレータ本体 ３０１　　エミュレーション用マイクロコンピュータ３
０２　　エミュレーションバス ４００　　ユーザ実機

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　着目すべき条件をプログラマブルに複
   数種類設定可能であって、エミュレーション用マイクロ
   コンピュータによるターゲットプログラムの実行中に前
   記設定された条件の成立を検出するためのタイミング検
   出手段と、前記タイミング検出手段によって検出される
   条件に応じてデータを出力すると共に、出力すべきデー
   タを予めプログラマブルに設定可能な出力データ記憶手
   段とを有し、ターゲットシステムからエミュレーション
   用マイクロコンピュータに供給されるべき信号の全部又
   は一部をプログラマブルに生成するプログラマブル出力
   回路と、前記プログラマブル出力回路の出力情報をター
   ゲットシステムの出力情報に代えてエミュレーション用
   マイクロコンピュータに供給可能な選択回路と、を含ん
   で成るものであることを特徴とするエミュレータ。
2. 【請求項２】　　前記タイミング検出手段は、前記所望
   の条件をプログラマブルに書き込み可能であって、エミ
   ュレーション用マイクロコンピュータが入出力するデー
   タ信号、アドレス信号、及びストローブ信号によって読
   出しアクセスされるＲＡＭと、ＲＡＭの出力を入力とし
   て前記条件の成立を検出する論理回路とを含んで成るも
   のであることを特徴とする請求項２記載のエミュレータ
   。
3. 【請求項３】　　前記プログラマブル出力回路の出力タ
   イミングを、前記タイミング検出手段による検出タイミ
   ングに対して任意に遅延させる遅延手段を設けて成るも
   のであることを特徴とする請求項１又は２記載のエミュ
   レータ。
4. 【請求項４】　　前記選択回路は、エミュレーション用
   マイクロコンピュータをターゲットシステムにインタフ
   ェースするための信号線毎に、これをプログラマブル出
   力回路の出力に切り替え接続可能な選択スイッチを持ち
   、夫々のスイッチの接続状態を、記憶手段の保有情報に
   従ってプログラマブルに制御可能にされて成るものであ
   ることを特徴とする請求項１乃至３の何れか１項記載の
   エミュレータ。