JPH02207564A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、Ｄ　ＲＡ
Ｍ（Ｄｙｎａ＋ｍｉｃ　Ｒａｎｄｏ＋ａ　Ａｃｃｅｓｓ
　Ｍｅｍｏｒｙ）を有する半導体集積回路装置に適用し
て有効な技術に関するものである。

〔従来の技術〕

ＤＲＡＭのメモリセルはメモリセル選択用ＭＯ８ＦＥＴ
と情報蓄積用容量素子との直列回路で構成されている。

このメモリセルはデータ線とワード線との交差部分に配
置されている。

前記データ線はその延在方向に配列された複数のメモリ
セルの夫々のメモリセル選択用ＭＯ３ＦＥＴの一方の半
導体領域に接続されるとともにセンスアンプ回路に接続
されている。データ線は複数のメモリセルのうちワード
線で選択されたメモリセルの情報蓄積用容量素子に書き
込まれた微小電位の情報を読み出すようになっている。

センスアンプ回路は、データ線に読み出された微小電位
の情報を増幅し、装置外部に出力できるように構成され
ている。

この種のＤＲＡＭには基板電位発生回路（Ｖ　Ｓ　−ジ
ェネレータ）を内蔵している。基板電位発生回路は、装
置外部から供給される基準電位に基づき基板電位を発生
させ、この基板電位を半導体基板に供給するように構成
されている。前記基準電位は例えば回路の基準電位０［
ｖ］である。また、前記基板電位は約−３［Ｖ］の負の
電位である。基板電位の供給はｎチャネルＭＯ８ＦＥＴ
のソース領域、ドレイン領域の夫々と半導体基板とのｐ
ｎ接合部に形成される寄生容量を低減することができる
。寄生容量の低減化は、信号伝達速度を速め、結果的に
ＤＲＡＭの動作速度の高速化を図ることができる。また
、基板電位を供給している場合、ｎチャネルＭＯ８ＦＥ
Ｔの動作時に発生する電子・正孔対のうちの多数キャリ
アである正孔が半導体基板の深さ方向に引き寄せられ、
基板電流が流れる。

前記基板電位発生回路で発生させた基板電位はＤＲＡＭ
の周辺領域（最つども外側の領域）において供給されて
いる。基板電位発生回路からＤＲＡＭの周辺領域までの
間は基板電位供給用配線により基板電位を伝達している
。基板電位供給用配線はアルミニウム配線又は半導体領
域（拡散層）で形成されている。

なお、ＤＲＡＭに内蔵された基板電位発生回路について
は例えば株式会社サイエンスフォーラム、超ＬＳＩデバ
イスハンドブック、昭和５８年１１月２８日号、第２９
８頁及び第２９９頁に記載されている。

〔発明が解決しようとする課題〕

本発明者は　１［Ｍｂｉｔｌの大容量を有するＤＲＡＭ
を開発中である。このＤＲＡＭはメモリセルアレイを複
数個例えば４個に分割している（マット構成を採用して
いる）６分割された夫々のメモリセルアレイの端部には
センスアンプ回路が配置されている。ＤＲＡＭは分割さ
れた１個のメモリセルアレイの１個のメモリセルの情報
を読み出す際にこのメモリセルアレイの端部に配置され
たすべてのセンスアンプ回路を同時に動作させる６例え
ば、分割されたメモリセルアレイは２５６　［Ｋｂｉｔ
］の容量を有し、５１２個のセンスアンプ回路を配置し
ているので、情報の読出動作は５１２個のセンスアンプ
回路を同時に動作する。このセンスアンプ回路の動作に
より、センスアンプ回路を構成するＭＯＳＦＥＴから大
量に基板電流が半導体基板に流れる。基板電流は半導体
基板が高抵抗であるので半導体基板の電位特にセンスア
ンプ回路及びその周辺領域の電位を局所的に上昇させる
。このため、情報読出動作時にデータ線と半導体基板と
のカップリングによりデータ線にノイズが発生する。こ
のノイズは、データ線に読み出された微小な電位の情報
を変動し、データの反転等、情報の読出動作時に誤動作
を多発する。特に、ＤＲＡＭはクロック制御でセンスア
ンプ回路を動作（ダイナミック動作）させているので、
ＳＲＡＭ（Ｓｔａｔｉｅ　ＲＡ　Ｍ　）とは異なり、誤
動作が発生し易い。

また、センスアンプ回路以外のデコーダ回路の動作にお
いても基板電流は発生するが、−度に動作するＭＯＳＦ
ＥＴの数がセンスアンプ回路に比べて少ないので、誤動
作を発生するような半導体基板の電位上昇には至らない
。

また、センスアンプ回路の周辺にはカラムセレクトデコ
ーダ回路を構成するＭＯＳＦＥＴ、カラムセレクトＭＯ
８ＦＥＴ（Ｙスイッチ）等が配置されている。このため
、これらのＭＯＳＦＥＴの電気的特性が前述の半導体基
板の電位の上昇により変動し、動作マージンの低下や誤
動作を生じる。

これらの問題点は、基板電位が所定の値を越えないよう
に基板電位発生回路を設計したり、センスアンプ回路の
動作時のセンスポイントを遅らせることにより、ある程
度は解決することができる。

しかしながら、これらの解決方法は、センスアンプ回路
等の動作タイミングマージンを増大することであり、結
果的にＤＲＡＭの動作速度を低下させる。

本発明の目的は、ＤＲＡＭを有する半導体装置回路装置
において、情報の読出動作、回路動作等の誤動作を低減
し、電気的信頼性を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、前記目的を達成すると共に、前記
半導体集積回路装置の動作速度の高速化を図ることが可
能な技術を提供することにある。

本発明の他の目的は、前記目的を達成するための製造工
程数を低減することが可能な技術を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

（１）ＤＲＡＭを有する半導体集積回路装置において、
前記ＤＲＡＭのセンスアンプ回路の周囲の近傍で基板電
位を供給する。基板電位はＤＲＡＭに内蔵された基板電
位発生回路から供給される。

（２）前記基板電位はＤＲＡＭのデータ線又はワード線
と同一導電層で形成された基板電位供給用配線により伝
達される。

〔作　　用〕

上述した手段（１）によれば、複数個のセンスアンプ回
路が同時に動作した際、センスアンプ回路の領域及びそ
の周辺の回路の領域の基板電位の変動を即座に吸収する
ことができるので、情報の反転等情報読出動作の誤動作
、周辺回路の動作の誤動作を低減することができる。こ
の結果、ＤＲＡＭの情報の読出動作時の動作マージン、
周辺回路の動作時の動作マージン等を高めることができ
るので、半導体集積回路装置の電気的信頼性を向上する
ことができる。また、ＤＲＡＭの情報の読出動作時の動
作タイミングマージン、周辺回路の動作時の動作タイミ
ングマージン等を小さくすることがきるので、半導体集
積回路装置の動作速度の高速化を図ることができる。

上述した手段（２）によれば、データ線又はワード線を
形成する工程で基板電位供給用配線を形成することがで
きるので、この基板電位供給用配線を形成する工程に相
当する分、半導体集積回路装置の製造工程数を低減する
ことができる。

以下、本発明の構成について、単体のＤ　ＲＡＭに本発
明を適用した一実施例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるＤＲＡＭの構成を第１図（ブロ
ック図）で示す。

第１図に示すように、ＤＲＡＭＩは、平面が方形状に構
成され、単結晶珪素からなる半導体ペレットで構成され
ている。

ＤＲＡＭＩの中央部の表面上にはメモリセルアレイ（Ｍ
Ａ）２が配置されている。メモリセルアレイ２は特に制
限されないがＤＲＡＭＩの上側に２個、下側に２個１合
計４個のメモリセルアレイ２八〜２Ｄに分割（マット構
成が採用）されている。

メモリセルアレイ２Ａ〜２Ｄの夫々は例えば２５６［Ｋ
ｂｉｔ］の容量で構成されている。つまり、ＤＲＡＭＩ
の合計のメモリセルアレイ２は１［Ｍｂｉｔ］の大容量
で構成されている。

前記ＤＲＡＭＩの上側の２個のメモリセルアレイ２Ａと
２Ｂとの間にはカラムアドレスデコーダ回路（ＹＤＥＣ
）３Ａが配置されている。同様にＤＲＡＭｌの下側の２
個のメモリセルアレイ２ｃと２Ｄとの間にはカラムアド
レスデコーダ回路３Ｂが配置されている。カラムアドレ
スデコーダ回路３Ａ、３Ｂの夫々は図示しないカラムセ
レクト信号線を介してカラムセレクトＭＩＳＦＥＴを制
御するように構成されている。カラムセレクトＭＩＳＦ
ＥＴは相補性データ線ＤＬと共通人出方信号線（Ｉ１０
線）とを接続するように構成されている。

メモリセルアレイ２Ａ、２Ｂの夫々とカラムアドレスデ
コーダ回路３Ａとの間にはセンスアンプ回路（ＳＡ）４
Ａ、４Ｂの夫々が配置されている。

メモリセルアレイ２Ｃ１２Ｄの夫々とカラムアドレスデ
コーダ回路３Ｂとの間にはセンスアンプ回路４Ｃ１４Ｄ
の夫々が配置されている。つまり、センスアンプ回路４
Ａ〜４Ｄの夫々は分割されたメモリセルアレイ２Ａ〜２
Ｄの夫々の端部に配置されている０本実施例のＤＲＡＭ
Ｉは特に制限されないがその中央部分にセンスアンプ回
路４を集中的に配置している。センスアンプ回路４（分
割されたセンスアンプ回路４Ａ〜４Ｄの夫々）は複数個
例えば５１２個のセンスアンプ回路の集合体で構成され
ている。この個々のセンスアンプ回路の一側から各々の
メモリセルアレイ２には前記相補性データ線（２本のデ
ータ線）ＤＬが列方向に延在している。つまり１本実施
例のＤＲＡＭＩは特に制限されないがフォールプツトビ
ットライン方式（折り返しビット線方式）を採用してい
る。

メモリセルアレイ２Ａと２Ｃとの間にはロウアドレスデ
コーダ回路（ＸＤＥＣ）５Ａが配置されている。ロウア
ドレスデコーダ回路５Ａはメモリセルアレイ２Ａ及び２
Ｃに行方向に延在するワード線ＷＬを選択するように構
成されている。同様に、メモリセルアレイ２Ｂと２Ｄと
の間にはロウアドレスデコーダ回路５Ｂが配置されてい
る。このロウアドレスデコーダ回路５Ａ、５Ｂの夫々は
特に制限されないがワード線２分割方式で構成されてい
る。

前記ＤＲＡＭＩのメモリセルアレイ２Ａ及び２Ｂの上側
の周辺にはタイミング発生回路（ＴＧ）６゜データ入力
バッファ回路（Ｄ□ＮＢ）７の夫々が配置されている。

タイミング発生回路６は、装置外部からの制御信号ＲＡ
Ｓ、ＣＡＳ、ＷＥの夫々に基づき、各回路動作を制御す
るために必要な各種のタイミング信号を発生させる回路
である。ＤＲＡＭｌのメモリセルアレイ２Ｃ及び２Ｄの
下側の周辺にはロウアドレスバッファ回路（ＸＡＤＢ）
８、カラムアドレスバッファ回路（ＹＡＤＢ）９、基板
電位発生回路（Ｖ、ｌＩＧ、、）１０の夫々が配置され
ている。前記基板電位発生回路１０は、装置外部から供
給される基準電位Ｖｓｓに基づき基板電位ｖ８１１を発
生させ、この基板電位ｖ１１．をＤＲＡＭＩの半導体基
板（２０）に供給するように構成されている。基準電位
Ｖｓｓは例えば回路の基準電位０　［Ｖ］である。

また、基板電位Ｖ。は約−２，５〜−３、５［Ｖ］の負
の電位である。基板電位Ｖ　ａ　ｓ＋の供給は前述のよ
うにｎチャネルＭＩＳＦＥＴのソース領域、ドレイン領
域の夫々と半導体基板とのｐｎ接合部に形成される寄生
容量を低減することができる。寄生容量の低減化は、信
号伝達速度を速め、結果的にＤＲＡＭＩの動作速度の高
速化を図ることができる。また、基板電位ｖ、、の供給
は、ｎチャネルＭＩＳＦＥＴの動作時に発生する少数キ
ャリアを半導体基板の深さ方向に引き寄せることができ
る。

つまり、少数キャリアがメモリセルの情報蓄積用容量素
子等に捕獲されることを低減し、少数キャリアによる情
報の破壊を低減することができる。

次に、前述のＤＲＡＭＩのメモリセルアレイ２゜センス
アンプ回路４の夫々の要部について、第２図（要部等価
回路図）を用いて簡単に説明する。

センスアンプ回路４の各々のセンスアンプ回路ＳＡは２
個のインバータ回路をラッチした構造で構成されている
。このセンスアンプ回路ＳＡは列方向に延在する相補性
データ線ＤＬ、ＤＬ、行方向に延在するセンスアンプ駆
動信号線ＳＬ、コモンソース線Ｃ８の夫々の交差部に配
置されている。

前記インバータ回路はｎチャネルＭＩＳＦＥＴ及びｐチ
ャネ／Ｌ／Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ（ＣＭＯＳ＞テ構成
されている。前記センスアンプ駆動信号線ＳＬはセンス
アンプ駆動信号φ、で駆動されるｐチャネルＭＩＳＦＥ
Ｔを介在させて電源電位Ｖｃｃに接続されている。電源
電位Ｖｃｃは例えば回路の動作電位５［Ｖ］である。コ
モンソース線Ｃ８は駆動信号φ。

で制御されるｎチャネルＭＩＳＦＥＴ及びφ、で制御さ
れるｎチャネルＭＩＳＦＥＴを並列に介在させて基準電
位Ｖｓｓに接続されている。

メモリセルアレイ２を列方向に延在する相補性データ線
ＤＬ（又は百て）と行方向に延在するワード線ＷＬとの
交差部分にはメモリセルＭが配置されている。メモリセ
ルＭはメモリセル選択用ＭＩＳＦＥＴＱと情報蓄積用容
量素子Ｃとの直列回路で構成されている。このメモリセ
ル選択用ＭＩＳＦＥＴＱはｎチャネルで構成されている
。メモリセル選択用ＭＩＳＦＥＴＱの一方の半導体領域
は相補性データ線ＤＬに接続される。他方の半導体領域
は情報蓄積用容量素子Ｃの一方の電極に接続される、ゲ
ート電極はワード線ＷＬに接続される。

情報蓄積用容量素子Ｃの他方の電極は電源電圧１／２Ｖ
ｃｃに接続される。この電源電圧１　／　２　Ｖｃｃは
電源電圧Ｖｃｃと基準電圧■ｓｓとの中間の電位約２．
５［Ｖ］である。

次に、前述のＤＲＡＭＩのメモリセルＭ、センスアンプ
回路４等を構成するｐチャネルＭＩＳＦＥＴ、センスア
ンプ回路４の周囲の近傍の領域の夫々について、第３図
（要部断面図）を用いて簡単に説明する。

第３図に示すように、ＤＲＡＭＩは単結晶珪素からなる
ｐ“型（又はｎ−型）半導体基板２０で構成されている
。

ＤＲＡＭＩのメモリセルＭは第３図の左側に示すように
前記半導体基板２０の主面部に形成されたｐ”型ウェル
領域２１の主面に設けられている。メモリセルＭはフィ
ールド絶縁膜２３及びｐ型チャネルストッパ領域２４で
周囲を規定されている。

メモリセルＭのメモリセル選択用ｎチャネルＭＩＳＦＥ
ＴＱは、ｐ−型ウェル領域２１．ゲート絶縁膜２９．ゲ
ート電極３０、ソース領域及びドレイン領域である一対
のｎ型半導体領域３１及び一対のｎ゛型半導体領域３３
で構成されている。このメモリセル選択用ｎチャネルＭ
ＩＳＦＥＴＱはＬＤＤ構造で構成されている。ゲート電
極３０は、製造工程における第２層目のゲート材料形成
工程で形成され、例えば多結晶珪素膜で形成されている
。メモリセルアレイ２を延在するワード線３０はゲート
電極３０と同一導電層で形成されている。

メモリセルＭの情報蓄積用容量素子Ｃは一方の電極であ
るｎ型半導体領域２５、誘電体＠２６及び他方の電極で
あるプレート電極２７で構成されている。

この情報蓄積用容量素子Ｃはこれに限定されないがプレ
ーナ構造で構成されている。プレート電極２７は製造工
程における第１層目のゲート材料形成工程で形成され１
例えば多結晶珪素膜で形成されている。プレート電極２
７上には眉間絶縁膜２８を介在させて前述のワード線３
０が延在されている。

このメモリセルＭのメモリセル選択用ｎチャネルＭＩＳ
ＦＥＴＱの一方のπ型半導体領域３３には眉間絶縁膜３
５に形成された接続孔３６を通して相補性データ線（Ｄ
Ｌ）３７が接続されている。相補性データ線３７は、製
造工程における第１層目の配線形成工程で形成され１例
えばアルミニウム膜又はアルミニウム合金膜で形成され
ている。つまり、相補性データ線３７はワード線３０に
比べて比抵抗値が小さい導電性材料で形成されている。

前記メモリセルアレイ２上にはワード線３０と同一行方
向に延在するシャント用ワード線（Ｗ　Ｌ　）４０が延
在している。シャント用ワード線４０は、相補性データ
線３７上の層間絶縁膜３８上に設けられ、所定の間隔で
ワード線３０と接続されている。シャント用ワード線４
０は、製造工程における第２層目の配線形成工程で形成
され、例えば相補性データ線３７と同様の導電性材料で
形成されている。シャント用ワード線４０上にはパッシ
ベーション膜４１が設けられている。

センスアンプ回路４等の周辺回路を構成するｐチャネル
ＭＩＳＦＥＴＱＰは第３図の中央部分に示すように半導
体基板２０の主面部に形成されたざ型ウェル領域２２の
主面に設けられている。ｐチャネルＭＩＳＦＥＴＱｐは
ｎ−型ウェル領域２２、ゲート絶縁膜２９．ゲート電極
３０．ソース領域及びドレイン領域である一対のｐ型半
導体領域３２及び一対のｐ・型半導体領域３４で構成さ
れている。このｐチャネルＭＩＳＦＥＴＱｐはＬＤＤ構
造で構成されている。ｐチャネルＭＩＳＦＥＴＱｐのソ
ース領域又はドレイン領域であるブ型半導体領域３４に
は配線３７が接続されている。この配線３？は相補性デ
ータ線３７と同一導電層で形成されている。

また、周辺回路を構成するｎチャネルＭＩＳＦＥＴは前
記メモリセルＭのメモリセル選択用ｎチャネルＭＩＳＦ
ＥＴＱと実質的に同様な構造であるのでここでの説明は
省略する。

第３図の右側に示す領域は、第１図の領域Ｉ及び第２図
で示す部分、つまりセンスアンプ回路４の周辺の近傍の
領域である。このセンスアンプ回路４の周辺の近傍の領
域には、第１図乃至第３図に示すように、センスアンプ
回路４の周囲を取り囲むように基板電位供給用配線（Ｖ
ａｌｌ）４０を延在させている、この基板電位供給用配
線４０は、ＤＲＡＭｌの下側に配置された基板電位発生
回路１０で発生させた基板電位Ｖ。をセンスアンプ回路
４の近傍のｐ−型ウェル領域２１及び半導体基板２０に
積極的に供給するように構成されている。ＤＲＡＭＩの
最つども周辺領域においては、基板電位供給用配線３７
又は４０がリング状に延在し、この基板電位供給用配線
３７又は４０を通して半導体基板２０及びｐ−型ウェル
領域２１に基板電位発生回路１０で発生させた基板電位
ｖＩ１．を供給している。

第３図に示すように、センスアンプ回路４の周囲の近傍
に延在する基板電位供給用配線４０は、センスアンプ回
路４とメモリセルアレイ２との間に延在する相補性デー
タ線３７を横切るので、第２層目の配線形成工程で形成
されている。この基板電位供給用配線４０は、所定数毎
の相補性データ線３７間において、中間導電層３７及び
ｐ′−型半導体領域３４を介在させてｐ−型ウェル領域
２１の主面に接続されている。中間導電層３７は第１層
目の配線形成工程で形成されている。ｐ゛型半導体領域
３４はｐチャネルＭＩＳＦＥＴＱＰのソース領域及びド
レイン領域であるｐ゛型半導体領域３４と同一製造工程
で形成されている。また、センスアンプ回路４の周辺の
近傍に延在する基板電位供給用配線４０は、第１図に示
すように、シャント用ワード線４０を横切る基板電位供
給用前、１１３７を介在させてＤＲＡＭｌの最つども周
辺領域に延在する基板電位供給用配線３７又は４０に接
続されている。

このように構成されるＤＲＡＭＩの情報の読出動作は次
のように行われている。まず１分割されたうちの１個の
例えばメモリセルアレイ（ＭＡ）２Ａのワード線（ＷＬ
及びシャント用ワード線４０）３０を選択する。このワ
ード線３０の選択により、メモリセルアレイ２Ａの全相
補性データ線（ＤＬ）３７にメモリセルＭの微小電位の
情報が読み出される。

次に、装置外部からの制御信号ＲＡＳに基づき、タイミ
ング発生回路（ＴＧ）６でセンスアンプ駆動信号φ２を
発生する。このセンスアンプ駆動信号φ２により、セン
スアンプ回路４Ａの各々のセンスアンプ回路をすべて駆
動する。このセンスアンプ回路４Ａの駆動により、相補
性データ線３７に読み出された情報を増幅し、この後、
カラムセレクトデコーダ回路（ＹＤＥＣ）３Ａで選択さ
れた情報を共通入出力信号線を通してＤＲＡＭＩの外部
に出力する。

前記センスアンプ回路４Ａの駆動の際には一度に５１２
個のセンスアンプ回路が動作するので、センスアンプ回
路４Ａの領域及びその近傍の領域においてＰ−型ウェル
領域２１の基板電位ｖ８．が上昇するが、この領域には
基板電位供給用配線４０が延在し基板電位Ｖ。を積極的
に供給しているので。

瞬時に基板電位Ｖａ＠にもどすことができる。なお、Ｄ
ＲＡＭＩの最つども周辺領域においても基板電位ｖ３．
は供給しているが、センスアンプ回路４Ａとの距離が長
いので、基板抵抗や基板容量によりＤＲＡＭｌの周辺領
域側から基板電位Ｖ　ａ　ａの上昇を瞬時に抑えること
が難しい。

このように、ＤＲＡＭｌにおいて、センスアンプ回路４
の周囲の近傍で基板電位Ｖ＋ｅを供給する。

この構成により、センスアンプ回路４の複数個のセンス
アンプ回路が同時に動作した際、センスアンプ回路の領
域及びその周辺の回路の領域のｐ−型ウェル領域２１（
又は半導体基板１）の基板電位Ｖ。

の変動を即座に吸収することができるので、情報の反転
等、情報読出動作の誤動作、周辺回路例えばセンスアン
プ回路４、カラムアドレスデコーダ回路３等の動作の誤
動作を低減することができる。

この結果、ＤＲＡＭＩの情報の読出動作時の動作マージ
ン、周辺回路の動作時の動作マージン等を高めることが
できるので、ＤＲＡＭｌの電気的信頼性を向上すること
ができる。また、ＤＲＡＭＩの情報の読出動作時の動作
タイミングマージン、周辺回路の動作時の動作タイミン
グマージン等を小さくすることがきるので、ＤＲＡＭＩ
の動作速度の高速化を図ることができる。

また、前記基板電位Ｖ、はＤＲＡＭｌの相補性データ線
３７やシャント用ワード線４０と同一導電層で形成され
た基板電位供給用配線３７又は４０により伝達される。

この構成により、相補性データ線３７やシャント用ワー
ド線４０を形成する工程で基板電位供給用配線３７又は
４０を形成することができるので、この基板電位供給用
配線３７又は４０を形成する工程に相当する分、ＤＲＡ
ＭＩの製造工程数を低減することができる。

また、前記ＤＲＡＭＩは、前記基板電位供給用配線３７
又は４０をセンスアンプ回路４の周辺の近傍領域を含む
それ以外の領域にも延在させ、基板電位Ｖ。の供給を行
ってもよい、また、前記基板電位ｖｌｌｌｌはＤＲＡＭ
Ｉの外部から直接供給してもよい、また、基板電位供給
用配線３７又は４０はｎ◆型半導体領域３３で或はそれ
と組合せて構成してもよい。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更し得ることは勿論である。

例えば、本発明は、少なくともＤＲＡＭ及びそれ以外の
機能例えば論理回路を内蔵する半導体集積回路装置、少
なくともＤＲＡＭ及びバイポーラトランジスタを内蔵す
る半導体集積回路装置の夫々に適用することができる。

〔発明の効果〕

本願において開示された発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば下記のと
おりである。

ＤＲＡＭを有する半導体集積回路装置において、電気的
信頼性を向上するとともに動作速度の高速化を図ること
ができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＤＲＡＭの構成を示
すブロック図。 第２図は、前記ＤＲＡＭの要部等価回路図、第３図は、
前記ＤＲＡＭの要部断面図である。 図中、１・・・ＤＲＡＭ、２・・・メモリセルアレイ。 ４・・・センスアンプ回路、１０・・・基板電位発生回
路、２０・・・半導体基板、　２１．２２・・・ウェル
領域、３１．３２゜３３．３４・・・半導体領域、　３
７．４０・・・配線（基板電位供給用配線）、ｖ６゜・
・・基板電位である。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルアレイの側部にセンスアンプ回路を配置
   するＤＲＡＭを備えた半導体集積回路装置において、前
   記センスアンプ回路の周囲の近傍で基板電位を供給した
   ことを特徴とする半導体集積回路装置。 ２、前記基板電位は前記ＤＲＡＭに内蔵された基板電位
   発生回路から供給されることを特徴とする請求項１に記
   載の半導体集積回路装置。 ３、前記基板電位発生回路は前記センスアンプ回路の周
   囲の近傍に基板電位を供給するとともに前記ＤＲＡＭの
   周辺に基板電位を供給することを特徴とする請求項２に
   記載の半導体集積回路装置。 ４、前記基板電位発生回路はＤＲＡＭのメモリセルアレ
   イ上を延在するデータ線又はワード線と同一導電層で形
   成された基板電位供給用配線を介在させて前記センスア
   ンプ回路の周囲の近傍に基板電位を供給することを特徴
   とする請求項２又は請求項３に記載の半導体集積回路装
   置。