JPH02208689A - マトリクス表示装置の駆動回路 - Google Patents
マトリクス表示装置の駆動回路Info
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- JPH02208689A JPH02208689A JP1029166A JP2916689A JPH02208689A JP H02208689 A JPH02208689 A JP H02208689A JP 1029166 A JP1029166 A JP 1029166A JP 2916689 A JP2916689 A JP 2916689A JP H02208689 A JPH02208689 A JP H02208689A
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- signal
- shift
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- shift register
- circuit
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- 230000002457 bidirectional effect Effects 0.000 claims description 7
- 239000000470 constituent Substances 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 12
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- 230000006870 function Effects 0.000 description 2
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Landscapes
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野］
この発明は、マトリクス表示装置のコモン駆動回路に関
する。 〔発明の概要〕 この発明は、液晶表示簿のマトリクス表示装置のコモン
駆動回路において、任意の連続したＮ本の水平走査ライ
ンを同時に選択できる回路構成とすることにより、ｌｌ
Ｎ倍角の表示およびボーダーエリアの無表示を高速に行
なえるようにしたものである。 〔従来の技術〕 マトリクス表示装置のコモン駆動回路は、任意の出力端
子の位置より任意の本数同時に選択信号を出力する機能
を持っていない、これは、表示装置が特定の表示用途に
従い個別に設計されるため画像データの１画素は、表示
装置の１画素に対応していたためである。
する。 〔発明の概要〕 この発明は、液晶表示簿のマトリクス表示装置のコモン
駆動回路において、任意の連続したＮ本の水平走査ライ
ンを同時に選択できる回路構成とすることにより、ｌｌ
Ｎ倍角の表示およびボーダーエリアの無表示を高速に行
なえるようにしたものである。 〔従来の技術〕 マトリクス表示装置のコモン駆動回路は、任意の出力端
子の位置より任意の本数同時に選択信号を出力する機能
を持っていない、これは、表示装置が特定の表示用途に
従い個別に設計されるため画像データの１画素は、表示
装置の１画素に対応していたためである。
【発明が解決しようとする課題Ｊ
しかし、この方式では、任意の部分のみ縦方向に拡大表
示させることがコモン駆動回路単体でできないこと、お
よび、パソコン用の複数の画面モードにマトリクス表示
装置を対応させる場合、ボーダーエリアが発生し、その
ボーダーエリアに次の画面が表示されることがあり、大
変見苦しいという欠点があった。たとえば、ＩＢＭ
ＰＣのＥＧＡ （６４０ネ３５０）モードとＣＧＡ （
６４０１２００）モードを一つのマトリクス表示装置（
６４０本４００）で実現すると、ＥＧＡモードにおいて
％５０本の無表示のボーダーエリアが生じる。ただし、
ＣＧＡモードは、縦倍角表示を行なう場合、ボーダーエ
リアが生じない。 【課題を解決するための手段】 上記問題点を解決するために、この発明は、マトリクス
表示装置のコモン駆動回路の任意の出力端子から任意の
Ｎ本の選択信号を同時に出力でき、かつシフトレジスタ
のシフトをＮ個の飛び越しシフトができる回路構成とし
た。
示させることがコモン駆動回路単体でできないこと、お
よび、パソコン用の複数の画面モードにマトリクス表示
装置を対応させる場合、ボーダーエリアが発生し、その
ボーダーエリアに次の画面が表示されることがあり、大
変見苦しいという欠点があった。たとえば、ＩＢＭ
ＰＣのＥＧＡ （６４０ネ３５０）モードとＣＧＡ （
６４０１２００）モードを一つのマトリクス表示装置（
６４０本４００）で実現すると、ＥＧＡモードにおいて
％５０本の無表示のボーダーエリアが生じる。ただし、
ＣＧＡモードは、縦倍角表示を行なう場合、ボーダーエ
リアが生じない。 【課題を解決するための手段】 上記問題点を解決するために、この発明は、マトリクス
表示装置のコモン駆動回路の任意の出力端子から任意の
Ｎ本の選択信号を同時に出力でき、かつシフトレジスタ
のシフトをＮ個の飛び越しシフトができる回路構成とし
た。
このように構成することにより任意のラインのみ縦方向
に拡大表示させることがハードで可能となり、さらに、
ボーダーエリアの表示を高速で終了できるため、ボーダ
ーエリアに次の画面が表示される不都合を、防止できる
。これは、Ｎ本同時選択を実施するとｌ／Ｎの時間でそ
の表示部分が終了できるため２次の画面のデータが送ら
れる前にボーダーエリアの選択を終了できるためである
。
に拡大表示させることがハードで可能となり、さらに、
ボーダーエリアの表示を高速で終了できるため、ボーダ
ーエリアに次の画面が表示される不都合を、防止できる
。これは、Ｎ本同時選択を実施するとｌ／Ｎの時間でそ
の表示部分が終了できるため２次の画面のデータが送ら
れる前にボーダーエリアの選択を終了できるためである
。
以下に、この発明の実施例を、第１図と第２図および第
３図に基づいて説明する。第１図は、コモン駆動回路の
ブロック図である。コモン駆動回路は、全体の回路を制
御する制御回路ｌと入力信号を加工し各回路に分配する
入力回路２およびメモリ３とセレクタ４とシフトレジス
タ５からなるプログラマブルシフトレジスタ６とセレク
タ７と駆動回路８からなる駆動回路部９からなる。 入力回路２には、データラッチ信号ＣＬＩとシフトレジ
スタ５のシフト信号ＣＬ ２とシフト方向信号ＳＨＬと
駆動回路８のイネーブル信号Ｅｌと出力のＮ本選択信号
ＳＮとメモリレジスタ選択信号ＳＳＩか６３３４が制御
信号として入力される。駆動回路８には、駆動電源Ｖ１
．Ｖ２、Ｖ３、Ｖ４と交流化信号Ｍが入力される。 また、制御回路ｌからイネーブル出力信号ＥＯが出力さ
れている。 第２図は２本発明にかかわる主要部のブロック図である
。セレクタ４は、トランスミッションゲートＡｎとＢｎ
（ｎは、任意の整数）から構成される。シフトレジス
タ５は、双方向シフトレジスタＦｎからなる。セレクタ
７は、トランスミッションゲートＣ１と０２からなる。 駆動回路８は、４つの電圧値を選択できる駆動回路Ｇｎ
からなる。 トランスミッションゲートＡｎとＢｎは、メモリ３によ
り制御される。メモリ３をＲＯＭで構成した場合は、ト
ランスミッションゲートＡｎとＢｎの総数のさらにＩｉ
ｊ御する状態数倍必要である。これでは、メモリ３の回
路面積が大となり非効率的である。普通は、１本選択、
２本選択、４本選択ができれば十分である。すなわち、
シフトレジスタＦｎを４段で一組とした場合、１つの状
態を指示するためのメモリ盪は、トランスミッションゲ
ートＡｎ （Ａｎ＝Ａｎ＋４．ｎ＝１からｍ−４，ｍ：
出力端子数）が４ビツト、トランスミッションゲートＢ
ｎ （Ｂｎ＝Ｂｎ＋８．ｎ＝１からｍ−８、ｍ：出力端
子数）が８ビツトの計１２ビットである。双方向シフト
の任意の出力端子ＨｎからＮ本選択に移行するための状
態数は、１本選択が１個、２本選択が４個、４本選択が
８個であるため、計１３個となる。したがって、メモリ
総量は、１５６ビツト（１２＄１３）である、メモリ３
は、第３図に示す構成をしている。 第３図は、トランスミッションゲートＢｎ用の８ビツト
構成の例であり、ロジックｌＯとメモリ１１とマトリク
ススイッチ１２とカウンタ１３と順方向用デコーダ１４
と逆方向用デコーダ１５からなる。ここで、メモリ１１
のアドレス入力端子は、ＡＯ〜Ａ５、データ出力端子は
、ＤＡＯＮＤＡ７である。データ出力端子ＤＡＯ−ＤＡ
Ｔは、マトリクススイッチ１２のトランスミッションゲ
ート１６を介して出力端子ＭＯＮＭ７に接続されている
。この出力端子ＭＯＮＭ７は、セレクタ４に接続される
。 次に、コモン駆動回路の回路動作について説明する。シ
フト方向信号ＳＨＬがシフトレジスタ５を右方向にシフ
トする設定でかつＮ本選択信号Ｓると、メモリ選択信号
５ＳＩ−３Ｓ４は、無効と（ｂ） なり、第４ ｉＮ ＝ １に示すメモリ３の内容が、そ
れに対応したトランスミッションケートＡｎ〜Ａｎ＋３
（ｎ＝ＩＮｍ−３、ｍ：シフトレジスタＦｎの段数）
とＢｎＮＢｎ＋７ （ｎ＝ ｌＮｍ−１）に出力される
。導通は、ト■レベル、非導通は、Ｌレベルで示してい
る。この状態では、シフトレジスタＦｎのデータは、順
次左から右へ伝達される。そして、シフトレジスタＦｎ
のデータは、１対ｌで対応した駆動回路Ｇｎへ出力され
る。駆動回路Ｇｎは、シフトレジスタＦｎのデータがＨ
レベルの時、交流化信号Ｍにより駆動電源Ｖｌまたはｖ
４を、データがＬレベルの時、駆動電源ｖ２またはｖ３
を出力端子Ｈｎよりマトリク（ｂ） ると１例えば第４５４− ａに示すようなメモリ選択信
号ＳＳｌからＳＳ４で選択されるメモリ３の内容が、そ
れに対応したトランスミッションゲートＡｎからＡｎ＋
３ （ｎ＝１−ｍ−３）とＢｎ〜Ｂｎ＋７ （ｙ１＝
ｌＮｍ−７）に出力される。 この状態では、シフトレジスタＦｎの出力データは、シ
フトレジスタＦｎ＋１ＮＦｎ＋４へ同時に伝達される。 その結果、シフト信号ＣＬ２の次のクロックで駆動回路
Ｇｎ＋１からＧｎ＋４へ同時に出力される。駆動回路Ｇ
ｎ＋ １からＧｎ＋４は、シフトレジスタＦｎ＋ｌ〜Ｆ
ｎ＋４のデータがＨレベルの時、駆動電源Ｖｔまたはｖ
４を、データがＬレベルの時、駆動電源Ｖ２またはｖ３
をマトリクス表示装置の出力端子Ｈｎ＋１からＨｎ＋４
よりコモン配線へ出力する。 と ところで、Ｎ＝４の状態数は、第４図の４−ａ〜４−ｈ
の８＋！類ある。これは、４個一組のシフトレジスタＦ
ｎのどのシフトレジスタからＮ本選択信号ＳＮがＨレベ
ルになるかで４個の状態数がいるメモリのデータをすべ
て記憶しているのは、メモリの無駄であるため、第３図
の回路構成を用いることによりシフトの順方向と逆方向
の２種類の状態の記憶のみでよい、他の状態は、シフト
レジスタＦｎの位置を数えるカウンタ１３の出力をシフ
ト方向信号Ｓ ＨＬの指示で動作状態にある順方向デコ
ーダ１４あるいは逆方向デコーダ１５でデコーダした出
力により制御されるマトリクススイッチ１２によりデー
タ出力端子ＤＡＯ〜ＤＡＴと出力端子ＭＯ〜Ｍ７の接続
状態が変更されることにより作られる。（第３図は、ト
ランスミッションケートＢｎ用の８ビツト構成のメモリ
の例である。）たとえば、カウンタ１３がデータラッチ
信号ＣＬＩでリセットされた後、シフト信号ＣＬ２でカ
ウントを開始し、たとえば、出力がすべてＬレベルとな
り、かつシフト方向信号ＳＨＬがＨレベルの場合、順方
向デコーダ１４の出力ビットＯのみＨレベルとなる。ま
た、逆方向デコーダ！５は、シフト方向信号Ｓ ＨＬが
Ｈレベルであるため、出力のすべてがＬレベルとなる。 したがって、データ出力端子ＤＡＯ−ＤＡＴは、出力端
子ＭＯ−Ｍ７に以下に示すように接続される。 （４−ａの状態） ＤＡＯ：ＭＯ，ＤＡＩ ：Ｍｌ。 ＤＡ２：Ｍ２、・・・ＤＡ７：Ｍ７ 次のデータラッチ信号ＣＬ２がカウンタ１３でカウント
されると出力のビット０のみＨレベルとなり、その結果
デコーダ１４のビットｌのみＨレベルとなる。したがっ
て、データ出力端子ＤＡＯ〜ＤＡＴは、出力端子ＭＯ−
Ｍ７に以下に示すように接続される。（４−ｂの状態） ＤＡＯ： Ｍ２、ＤＡＩ：Ｍ３、 ・・・ＤＡ５ ： Ｍ７、ＤＡ６ ： ＭＯ。 ＤＡ７：Ｍｌ このようにして、データラッチ信号ＣＬ２が１クロツク
のカウントされるごとに出力端子ＤＡＯ〜ＤＡＴと出力
端子ＭＯ−Ｍ７の接続関係は、２ビツトづつシフトし、
状態４〜ａから状態４−ｂへ状態４−ｂから状態４−ｃ
へ状ｆｉ ４− ｃから状態４−ｄへ状態４−ｄから状
態４−ａへと順番に変化する。ただし５Ｎ本選択信号Ｓ
ＮがＨレベルのとき、第３図のカウンタ１３のクロック
入力が停ｒｈすることにより、状態変化は、停止する。 第５図は、タイムチャート図である。Ｎ本選択信号ＳＮ
がＬレベルの時、出力端子Ｈｎ−１，Ｈｎの信号は、シ
フト信号ＣＬ ２に従い時刻ｔｎ−１、ｔｎの状態ヘシ
フトする０次に、Ｎ本選択信号ＳＮがＨレベルとなるこ
とによりメモリ３の内らＳＳ４で選択されるＮ＝４の状
態になる時、出力端子Ｈｎ＋１からＨｎ ＋ ４の信号
は、時刻ｊｎ＋１に同時にレベルが変化する。同様に出
力端子Ｈｎ＋５からＨｎ＋８の信号は、次の時刻ｔｎ＋
２に同時にレベルが変化する。すなわち、Ｎ本選択ｆ８
号ＳＮのレベルがＬレベルから１ルベルに変化すること
により、同時に選択される出力端子Ｈｎの本数と弔位６
時間当たりのシフト速度が４倍となる。 以上のような実施例において、データシフト機能を持つ
メモリとプログラマブルシフトレジスタにより、任意の
出力端子より出力端子のＮ本選択とＮ倍の走査速度を実
現できる。 （発明の効果〕 この発明は、以上説明したように、複数の状態を記憶し
たメモリのデータで制御するプログラマブルシフトレジ
スタにより、任意の出力端子より出力端子のＮ本選択と
Ｎ倍の走査速度が実現できるため、任意の水平走査ライ
ンより縦Ｎ倍表示に移行できること、および、ボーダー
エリアを短時間（Ｎ倍速）で走査処理ができ次の画面が
ボーダーエリア内に表示されるのを１ｌｆｌ正できる効
果がある。 Ａｎ、 Ｂｎ。 Ｈｎ ・ ・ ・ ・ ＳＮ ・ ・ ・ ・ ＳＳＩ 〜４ ・ １、 Ｃ２ トランスミッションゲート 出力端子 Ｎ本選択信号 メモリ選択信号
３図に基づいて説明する。第１図は、コモン駆動回路の
ブロック図である。コモン駆動回路は、全体の回路を制
御する制御回路ｌと入力信号を加工し各回路に分配する
入力回路２およびメモリ３とセレクタ４とシフトレジス
タ５からなるプログラマブルシフトレジスタ６とセレク
タ７と駆動回路８からなる駆動回路部９からなる。 入力回路２には、データラッチ信号ＣＬＩとシフトレジ
スタ５のシフト信号ＣＬ ２とシフト方向信号ＳＨＬと
駆動回路８のイネーブル信号Ｅｌと出力のＮ本選択信号
ＳＮとメモリレジスタ選択信号ＳＳＩか６３３４が制御
信号として入力される。駆動回路８には、駆動電源Ｖ１
．Ｖ２、Ｖ３、Ｖ４と交流化信号Ｍが入力される。 また、制御回路ｌからイネーブル出力信号ＥＯが出力さ
れている。 第２図は２本発明にかかわる主要部のブロック図である
。セレクタ４は、トランスミッションゲートＡｎとＢｎ
（ｎは、任意の整数）から構成される。シフトレジス
タ５は、双方向シフトレジスタＦｎからなる。セレクタ
７は、トランスミッションゲートＣ１と０２からなる。 駆動回路８は、４つの電圧値を選択できる駆動回路Ｇｎ
からなる。 トランスミッションゲートＡｎとＢｎは、メモリ３によ
り制御される。メモリ３をＲＯＭで構成した場合は、ト
ランスミッションゲートＡｎとＢｎの総数のさらにＩｉ
ｊ御する状態数倍必要である。これでは、メモリ３の回
路面積が大となり非効率的である。普通は、１本選択、
２本選択、４本選択ができれば十分である。すなわち、
シフトレジスタＦｎを４段で一組とした場合、１つの状
態を指示するためのメモリ盪は、トランスミッションゲ
ートＡｎ （Ａｎ＝Ａｎ＋４．ｎ＝１からｍ−４，ｍ：
出力端子数）が４ビツト、トランスミッションゲートＢ
ｎ （Ｂｎ＝Ｂｎ＋８．ｎ＝１からｍ−８、ｍ：出力端
子数）が８ビツトの計１２ビットである。双方向シフト
の任意の出力端子ＨｎからＮ本選択に移行するための状
態数は、１本選択が１個、２本選択が４個、４本選択が
８個であるため、計１３個となる。したがって、メモリ
総量は、１５６ビツト（１２＄１３）である、メモリ３
は、第３図に示す構成をしている。 第３図は、トランスミッションゲートＢｎ用の８ビツト
構成の例であり、ロジックｌＯとメモリ１１とマトリク
ススイッチ１２とカウンタ１３と順方向用デコーダ１４
と逆方向用デコーダ１５からなる。ここで、メモリ１１
のアドレス入力端子は、ＡＯ〜Ａ５、データ出力端子は
、ＤＡＯＮＤＡ７である。データ出力端子ＤＡＯ−ＤＡ
Ｔは、マトリクススイッチ１２のトランスミッションゲ
ート１６を介して出力端子ＭＯＮＭ７に接続されている
。この出力端子ＭＯＮＭ７は、セレクタ４に接続される
。 次に、コモン駆動回路の回路動作について説明する。シ
フト方向信号ＳＨＬがシフトレジスタ５を右方向にシフ
トする設定でかつＮ本選択信号Ｓると、メモリ選択信号
５ＳＩ−３Ｓ４は、無効と（ｂ） なり、第４ ｉＮ ＝ １に示すメモリ３の内容が、そ
れに対応したトランスミッションケートＡｎ〜Ａｎ＋３
（ｎ＝ＩＮｍ−３、ｍ：シフトレジスタＦｎの段数）
とＢｎＮＢｎ＋７ （ｎ＝ ｌＮｍ−１）に出力される
。導通は、ト■レベル、非導通は、Ｌレベルで示してい
る。この状態では、シフトレジスタＦｎのデータは、順
次左から右へ伝達される。そして、シフトレジスタＦｎ
のデータは、１対ｌで対応した駆動回路Ｇｎへ出力され
る。駆動回路Ｇｎは、シフトレジスタＦｎのデータがＨ
レベルの時、交流化信号Ｍにより駆動電源Ｖｌまたはｖ
４を、データがＬレベルの時、駆動電源ｖ２またはｖ３
を出力端子Ｈｎよりマトリク（ｂ） ると１例えば第４５４− ａに示すようなメモリ選択信
号ＳＳｌからＳＳ４で選択されるメモリ３の内容が、そ
れに対応したトランスミッションゲートＡｎからＡｎ＋
３ （ｎ＝１−ｍ−３）とＢｎ〜Ｂｎ＋７ （ｙ１＝
ｌＮｍ−７）に出力される。 この状態では、シフトレジスタＦｎの出力データは、シ
フトレジスタＦｎ＋１ＮＦｎ＋４へ同時に伝達される。 その結果、シフト信号ＣＬ２の次のクロックで駆動回路
Ｇｎ＋１からＧｎ＋４へ同時に出力される。駆動回路Ｇ
ｎ＋ １からＧｎ＋４は、シフトレジスタＦｎ＋ｌ〜Ｆ
ｎ＋４のデータがＨレベルの時、駆動電源Ｖｔまたはｖ
４を、データがＬレベルの時、駆動電源Ｖ２またはｖ３
をマトリクス表示装置の出力端子Ｈｎ＋１からＨｎ＋４
よりコモン配線へ出力する。 と ところで、Ｎ＝４の状態数は、第４図の４−ａ〜４−ｈ
の８＋！類ある。これは、４個一組のシフトレジスタＦ
ｎのどのシフトレジスタからＮ本選択信号ＳＮがＨレベ
ルになるかで４個の状態数がいるメモリのデータをすべ
て記憶しているのは、メモリの無駄であるため、第３図
の回路構成を用いることによりシフトの順方向と逆方向
の２種類の状態の記憶のみでよい、他の状態は、シフト
レジスタＦｎの位置を数えるカウンタ１３の出力をシフ
ト方向信号Ｓ ＨＬの指示で動作状態にある順方向デコ
ーダ１４あるいは逆方向デコーダ１５でデコーダした出
力により制御されるマトリクススイッチ１２によりデー
タ出力端子ＤＡＯ〜ＤＡＴと出力端子ＭＯ〜Ｍ７の接続
状態が変更されることにより作られる。（第３図は、ト
ランスミッションケートＢｎ用の８ビツト構成のメモリ
の例である。）たとえば、カウンタ１３がデータラッチ
信号ＣＬＩでリセットされた後、シフト信号ＣＬ２でカ
ウントを開始し、たとえば、出力がすべてＬレベルとな
り、かつシフト方向信号ＳＨＬがＨレベルの場合、順方
向デコーダ１４の出力ビットＯのみＨレベルとなる。ま
た、逆方向デコーダ！５は、シフト方向信号Ｓ ＨＬが
Ｈレベルであるため、出力のすべてがＬレベルとなる。 したがって、データ出力端子ＤＡＯ−ＤＡＴは、出力端
子ＭＯ−Ｍ７に以下に示すように接続される。 （４−ａの状態） ＤＡＯ：ＭＯ，ＤＡＩ ：Ｍｌ。 ＤＡ２：Ｍ２、・・・ＤＡ７：Ｍ７ 次のデータラッチ信号ＣＬ２がカウンタ１３でカウント
されると出力のビット０のみＨレベルとなり、その結果
デコーダ１４のビットｌのみＨレベルとなる。したがっ
て、データ出力端子ＤＡＯ〜ＤＡＴは、出力端子ＭＯ−
Ｍ７に以下に示すように接続される。（４−ｂの状態） ＤＡＯ： Ｍ２、ＤＡＩ：Ｍ３、 ・・・ＤＡ５ ： Ｍ７、ＤＡ６ ： ＭＯ。 ＤＡ７：Ｍｌ このようにして、データラッチ信号ＣＬ２が１クロツク
のカウントされるごとに出力端子ＤＡＯ〜ＤＡＴと出力
端子ＭＯ−Ｍ７の接続関係は、２ビツトづつシフトし、
状態４〜ａから状態４−ｂへ状態４−ｂから状態４−ｃ
へ状ｆｉ ４− ｃから状態４−ｄへ状態４−ｄから状
態４−ａへと順番に変化する。ただし５Ｎ本選択信号Ｓ
ＮがＨレベルのとき、第３図のカウンタ１３のクロック
入力が停ｒｈすることにより、状態変化は、停止する。 第５図は、タイムチャート図である。Ｎ本選択信号ＳＮ
がＬレベルの時、出力端子Ｈｎ−１，Ｈｎの信号は、シ
フト信号ＣＬ ２に従い時刻ｔｎ−１、ｔｎの状態ヘシ
フトする０次に、Ｎ本選択信号ＳＮがＨレベルとなるこ
とによりメモリ３の内らＳＳ４で選択されるＮ＝４の状
態になる時、出力端子Ｈｎ＋１からＨｎ ＋ ４の信号
は、時刻ｊｎ＋１に同時にレベルが変化する。同様に出
力端子Ｈｎ＋５からＨｎ＋８の信号は、次の時刻ｔｎ＋
２に同時にレベルが変化する。すなわち、Ｎ本選択ｆ８
号ＳＮのレベルがＬレベルから１ルベルに変化すること
により、同時に選択される出力端子Ｈｎの本数と弔位６
時間当たりのシフト速度が４倍となる。 以上のような実施例において、データシフト機能を持つ
メモリとプログラマブルシフトレジスタにより、任意の
出力端子より出力端子のＮ本選択とＮ倍の走査速度を実
現できる。 （発明の効果〕 この発明は、以上説明したように、複数の状態を記憶し
たメモリのデータで制御するプログラマブルシフトレジ
スタにより、任意の出力端子より出力端子のＮ本選択と
Ｎ倍の走査速度が実現できるため、任意の水平走査ライ
ンより縦Ｎ倍表示に移行できること、および、ボーダー
エリアを短時間（Ｎ倍速）で走査処理ができ次の画面が
ボーダーエリア内に表示されるのを１ｌｆｌ正できる効
果がある。 Ａｎ、 Ｂｎ。 Ｈｎ ・ ・ ・ ・ ＳＮ ・ ・ ・ ・ ＳＳＩ 〜４ ・ １、 Ｃ２ トランスミッションゲート 出力端子 Ｎ本選択信号 メモリ選択信号
第１図は、この発明にかかるコモン駆動回路のブロック
図、第２図は、本発明にかかわる主要部以 Ｌ 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助データの図、第
５図は、タイムチャート図である。 ４、７ ・ ・ ５、 Ｆｎ ・ ６ ・ ・ ・ ・ ３ ・ ・ ・ ・ ８、 Ｇｎ ・ ９ ・ ・ ・ ・ ・セレクタ ・シフトレジスタ ・プログラマブルシフトレジスタ ・メモリ ・駆動回路 ・駆動回路部 メ七＋ 、１ ｍの回涌プロ・ノフ図 第 ３ 図 メ七１ｊ−ｎ子′−タ 第 図（ｂ）
図、第２図は、本発明にかかわる主要部以 Ｌ 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助データの図、第
５図は、タイムチャート図である。 ４、７ ・ ・ ５、 Ｆｎ ・ ６ ・ ・ ・ ・ ３ ・ ・ ・ ・ ８、 Ｇｎ ・ ９ ・ ・ ・ ・ ・セレクタ ・シフトレジスタ ・プログラマブルシフトレジスタ ・メモリ ・駆動回路 ・駆動回路部 メ七＋ 、１ ｍの回涌プロ・ノフ図 第 ３ 図 メ七１ｊ−ｎ子′−タ 第 図（ｂ）
Claims (1)
- 【特許請求の範囲】 マトリクス表示装置のコモン駆動回路において、構成回
路ブロックが制御回路とメモリとセレクタと双方向シフ
トレジスタと駆動回路からなり、 前記メモリは、前記セレクタを制御するデータを記憶す
るメモリーと、出力データをシフトさせて前記セレクタ
の制御端子に接続させるスイッチからなり、 前記セレクタは、前記双方向シフトレジスタの１つの出
力が次段以降の任意の段数の前記双方向シフトレジスタ
の入力に接続を可能とするスイッチからなり、 前記双方向シフトレジスタは、出力を前記駆動回路の制
御端子へ接続された回路とからなることを含むことによ
り、 前記駆動回路の任意の出力端子より連続した任意の本数
の出力端子を同時に選択することを可能とし、任意の位
置より縦任意倍角表示を実現することを特徴とするマト
リクス表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029166A JPH02208689A (ja) | 1989-02-08 | 1989-02-08 | マトリクス表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029166A JPH02208689A (ja) | 1989-02-08 | 1989-02-08 | マトリクス表示装置の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02208689A true JPH02208689A (ja) | 1990-08-20 |
Family
ID=12268661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029166A Pending JPH02208689A (ja) | 1989-02-08 | 1989-02-08 | マトリクス表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02208689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372444B2 (en) | 2003-05-26 | 2008-05-13 | Seiko Epson Corporation | Semiconductor integrated circuit |
-
1989
- 1989-02-08 JP JP1029166A patent/JPH02208689A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372444B2 (en) | 2003-05-26 | 2008-05-13 | Seiko Epson Corporation | Semiconductor integrated circuit |
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