JPH0220930A - シンセサイザ・チューナ - Google Patents
シンセサイザ・チューナInfo
- Publication number
- JPH0220930A JPH0220930A JP3790689A JP3790689A JPH0220930A JP H0220930 A JPH0220930 A JP H0220930A JP 3790689 A JP3790689 A JP 3790689A JP 3790689 A JP3790689 A JP 3790689A JP H0220930 A JPH0220930 A JP H0220930A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clock generator
- muting
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Landscapes
- Noise Elimination (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シンセサイザ・チューナに係り、ミューティ
ング解除後にタイミング設定用のクロック信号を停止す
るようにしたものに関する。
ング解除後にタイミング設定用のクロック信号を停止す
るようにしたものに関する。
一般にＰＬＬ （フェーズ・ロックド・ループ）シンセ
サイザ・チューナでは、第１図に示す如くアンテナから
の高周波信号をフロントエンド部ｌによって中間周波数
に変換し、中間周波増幅部２によって増幅されてＦＭ変
調される。そして、ＭＰＸｉｊ［調部３を介して図示し
ないオーディオアンプなどにその出力が供給される。
サイザ・チューナでは、第１図に示す如くアンテナから
の高周波信号をフロントエンド部ｌによって中間周波数
に変換し、中間周波増幅部２によって増幅されてＦＭ変
調される。そして、ＭＰＸｉｊ［調部３を介して図示し
ないオーディオアンプなどにその出力が供給される。
フロントエンド部ｌはプログラマブル分周器や基準発進
器１位相比較器などを含むＰＬＬ回路４及びローパスフ
ィルタ８によってループを形成し、前記ＰＬＬ回路４に
対して操作部７から操作入力データに従ってＰＬＬコン
トローラ５からＰＬＬ回路４のプログラマブル分周器等
にデータが与えられ、これによって希望周波数を受信可
能とじている。
器１位相比較器などを含むＰＬＬ回路４及びローパスフ
ィルタ８によってループを形成し、前記ＰＬＬ回路４に
対して操作部７から操作入力データに従ってＰＬＬコン
トローラ５からＰＬＬ回路４のプログラマブル分周器等
にデータが与えられ、これによって希望周波数を受信可
能とじている。
前記ＰＬＬコントローラ５は常時基準周波数で発振する
クロックジェネレータ６を有し、このクロックジェネレ
ータ６からのクロックを利用して、そのクロックタイミ
ングで前記ＰＬＬ回路４へ与えるＰＬＬの分周率データ
を生成したり、スキャンスピード等の各種動作のタイミ
ング等を制御している。
クロックジェネレータ６を有し、このクロックジェネレ
ータ６からのクロックを利用して、そのクロックタイミ
ングで前記ＰＬＬ回路４へ与えるＰＬＬの分周率データ
を生成したり、スキャンスピード等の各種動作のタイミ
ング等を制御している。
ところが、従来のＰＬＬシンセサイザ・チューナでは、
ミューティング出力解除後の発音状態にあってもクロッ
クジェネレータ６が発振したままの状態であるため、そ
のタイミングクロックの周波数がＰＬＬ回路４の後段に
接続されるローパスフィルタ８のカットオフ周波数以下
の場合、そのタイミングクロックが第１図の破線矢印に
示すようにフロントエンド部ｌへ与えられる同調用電圧
に洩れ込むという問題点が生ずる。すなわち前記同調用
電圧は、フロントエンド部１に内蔵された電圧制御可変
容量ダイオード（図示せず）に印加され、アンテナから
の特定な高周波信号に同調してチューニングをとるため
のものであるが、この同調用電圧にタイミングクロック
が漏洩すると、チューニング周波数に対して変調を与え
る結果となり、チューナのＳＮ比を劣化させる要因とな
る。
ミューティング出力解除後の発音状態にあってもクロッ
クジェネレータ６が発振したままの状態であるため、そ
のタイミングクロックの周波数がＰＬＬ回路４の後段に
接続されるローパスフィルタ８のカットオフ周波数以下
の場合、そのタイミングクロックが第１図の破線矢印に
示すようにフロントエンド部ｌへ与えられる同調用電圧
に洩れ込むという問題点が生ずる。すなわち前記同調用
電圧は、フロントエンド部１に内蔵された電圧制御可変
容量ダイオード（図示せず）に印加され、アンテナから
の特定な高周波信号に同調してチューニングをとるため
のものであるが、この同調用電圧にタイミングクロック
が漏洩すると、チューニング周波数に対して変調を与え
る結果となり、チューナのＳＮ比を劣化させる要因とな
る。
そこで、本発明の目的は、タイミング設定用のクロック
信号を出力するクロックジェネレータの動作をミューテ
ィング出力に連動して制御することにより、ミューティ
ング解除後におけるクロック信号を停止することにある
。
信号を出力するクロックジェネレータの動作をミューテ
ィング出力に連動して制御することにより、ミューティ
ング解除後におけるクロック信号を停止することにある
。
上述した目的を達成するために本発明は、タイミング設
定用のクロック信号を出力するクロ・ツクジェネレータ
を備えたシンセサイザ・チューナにおいて、受信周波数
のアップダウン、ノ＜ンド切替え、メモリーコール等の
操作がなされた際にその操作入力によってセットされ、
そのセット状態においてミューティング動作信号を出力
するとともに前記クロックジェネレータの発振動作を開
始させるフリップフロップと、このフリップフロップの
セット状態において前記クロックジェネレータからのク
ロック信号をカウントし、そのクロ・ツク信号がある設
定値に達したときに前記フリ・ツブフロップに対しリセ
ット信号を出力するクロ・ツクカウンタとを備え、前記
フリップフロップのセットおよびリセット出力によって
前記クロックジェネレータの発振並びに停止の動作を制
御するようにしたこを特徴とするものである。
定用のクロック信号を出力するクロ・ツクジェネレータ
を備えたシンセサイザ・チューナにおいて、受信周波数
のアップダウン、ノ＜ンド切替え、メモリーコール等の
操作がなされた際にその操作入力によってセットされ、
そのセット状態においてミューティング動作信号を出力
するとともに前記クロックジェネレータの発振動作を開
始させるフリップフロップと、このフリップフロップの
セット状態において前記クロックジェネレータからのク
ロック信号をカウントし、そのクロ・ツク信号がある設
定値に達したときに前記フリ・ツブフロップに対しリセ
ット信号を出力するクロ・ツクカウンタとを備え、前記
フリップフロップのセットおよびリセット出力によって
前記クロックジェネレータの発振並びに停止の動作を制
御するようにしたこを特徴とするものである。
以下、本発明の一実施例を図面に沿って説明する。第２
図は第１図におけるＰＬＬコントローラ５及び操作部７
の部分を詳細に示したものであって、６は例えばスキャ
ンスピードコントロールデータ転送等のタイミング制御
に利用されるタイミングクロックを発振するクロックジ
ェネレータ、１１はそのタイミングクロックがある設定
数に達するとリセットパルスを出力するクロ・ツクカウ
ンタ、１２は入力インターフェイス回路、１Ｂはフリ・
ツブフロップである。人力インターフェイス回路１２は
、操作部７において例えば周波数ア・ノブ・ダウン。
図は第１図におけるＰＬＬコントローラ５及び操作部７
の部分を詳細に示したものであって、６は例えばスキャ
ンスピードコントロールデータ転送等のタイミング制御
に利用されるタイミングクロックを発振するクロックジ
ェネレータ、１１はそのタイミングクロックがある設定
数に達するとリセットパルスを出力するクロ・ツクカウ
ンタ、１２は入力インターフェイス回路、１Ｂはフリ・
ツブフロップである。人力インターフェイス回路１２は
、操作部７において例えば周波数ア・ノブ・ダウン。
ＦＭ−ＡＭのバンド切替え、或いはメモリーコール等の
スイッチ群が操作された際、それらの操作入力データに
従ってＰＬＬ動作データを発生するとともに、前記フリ
ップフロップ１３にセットパルスを出力する。また、フ
リップフロップ１３は、人力インターフェイス回路１２
からのセットパルスによってセットされると、「Ｈ」レ
ベルのミューティング出力によって前記クロックジェネ
レータ６の発振を開始させる一方、クロックカウンタ１
１からのリセットパルスによってリセットされると、ｒ
ＬＪレベルのミューティング出力によって前記クロック
ジェネレータ６の発振を停止させる。
スイッチ群が操作された際、それらの操作入力データに
従ってＰＬＬ動作データを発生するとともに、前記フリ
ップフロップ１３にセットパルスを出力する。また、フ
リップフロップ１３は、人力インターフェイス回路１２
からのセットパルスによってセットされると、「Ｈ」レ
ベルのミューティング出力によって前記クロックジェネ
レータ６の発振を開始させる一方、クロックカウンタ１
１からのリセットパルスによってリセットされると、ｒ
ＬＪレベルのミューティング出力によって前記クロック
ジェネレータ６の発振を停止させる。
次に、作用を説明する。いま、操作部７において例えば
周波数アップ・ダウン、ＦＭ・ＡＭのバンド切替え等の
スイッチ群が操作されると、入力インターフェイス回路
Ｉ２は、その操作入力データに従ってＰＬＬ動作データ
を発生するとともに、セットパルスを出力してフリップ
フロップ１３をセットする。すると、フリップフロップ
１３のミューティング出力がｒＨＪレベルになるため、
クロツクジエネレータ６は発振を開始する。そして、こ
のクロックジェネレータ６から・のタイミングクロック
が所定数に達すると、クロックカウンタ１１からセット
パルスが出力されるため、フリップフロップ■３がリセ
ットされる。すると、フリップフロップＩ３のミューテ
ィング出力がｒＬＪ レベルになるため、クロックジェ
ネレータ６は発振を停止する（第３図参照）。
周波数アップ・ダウン、ＦＭ・ＡＭのバンド切替え等の
スイッチ群が操作されると、入力インターフェイス回路
Ｉ２は、その操作入力データに従ってＰＬＬ動作データ
を発生するとともに、セットパルスを出力してフリップ
フロップ１３をセットする。すると、フリップフロップ
１３のミューティング出力がｒＨＪレベルになるため、
クロツクジエネレータ６は発振を開始する。そして、こ
のクロックジェネレータ６から・のタイミングクロック
が所定数に達すると、クロックカウンタ１１からセット
パルスが出力されるため、フリップフロップ■３がリセ
ットされる。すると、フリップフロップＩ３のミューテ
ィング出力がｒＬＪ レベルになるため、クロックジェ
ネレータ６は発振を停止する（第３図参照）。
このように、クロックジェネレータ６は、フリップフロ
ップ１３のミューティング出力がｒＨＪレベルの間だけ
発振し、そのミューティング出力がｒＬＪ レベルつま
りミューティング解除後には停止した状態となる。従っ
て、ミューティング解除後におけるタイミングクロック
の洩れ込みを防止することができる。
ップ１３のミューティング出力がｒＨＪレベルの間だけ
発振し、そのミューティング出力がｒＬＪ レベルつま
りミューティング解除後には停止した状態となる。従っ
て、ミューティング解除後におけるタイミングクロック
の洩れ込みを防止することができる。
以上説明したように、本発明によれば、操作部からの操
作入力によ７てセットされ、そのセット状態においてミ
ューティング動作信号を出力するとともに、所定時間経
過後リセットされるフリップフロップの出力によって発
振器の動作を制御するようにしたので、フリップフロッ
プがリセットされている状態つまりミューティング解除
後にはクロックジェネレータの動作が停止しているため
、ミューティング解除後におけるタイミングクロックの
洩れ込みを防止でき、その結果、ＳＮ比を改善すること
ができる。
作入力によ７てセットされ、そのセット状態においてミ
ューティング動作信号を出力するとともに、所定時間経
過後リセットされるフリップフロップの出力によって発
振器の動作を制御するようにしたので、フリップフロッ
プがリセットされている状態つまりミューティング解除
後にはクロックジェネレータの動作が停止しているため
、ミューティング解除後におけるタイミングクロックの
洩れ込みを防止でき、その結果、ＳＮ比を改善すること
ができる。
第１図はシンセサイザ・チューナの構成を示すブロック
図、第２図は本発明の一実施例を示すブロック図、第３
図はその動作説明図である。 ６・・・クロックジェネレータ、７・・・操作部、１１
・・・クロックカウンタ、１３・・・フリップフロップ
。 特許出願人 パイオニア株式会社代理人 弁理士
小 橋 信 浮 量
図、第２図は本発明の一実施例を示すブロック図、第３
図はその動作説明図である。 ６・・・クロックジェネレータ、７・・・操作部、１１
・・・クロックカウンタ、１３・・・フリップフロップ
。 特許出願人 パイオニア株式会社代理人 弁理士
小 橋 信 浮 量
Claims (1)
- タイミング設定用のクロック信号を出力するクロックジ
ェネレータを備えたシンセサイザ・チューナにおいて、
受信周波数のアップダウン、バンド切替え、メモリーコ
ール等の操作がなされた際にその操作入力によってセッ
トされ、そのセット状態においてミューティング動作信
号を出力するとともに前記クロックジェネレータの発振
動作を開始させるフリップフロップと、このフリップフ
ロップのセット状態において前記クロックジェネレータ
からのクロック信号をカウントし、そのクロック信号が
ある設定値に達したときに前記フリップフロップに対し
リセット信号を出力するクロックカウンタとを備え、前
記フリップフロップのセットおよびリセット出力によっ
て前記クロックジェネレータの発振並びに停止の動作を
制御するようにしたこを特徴とするシンセサイザ・チュ
ーナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3790689A JPH0220930A (ja) | 1989-02-16 | 1989-02-16 | シンセサイザ・チューナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3790689A JPH0220930A (ja) | 1989-02-16 | 1989-02-16 | シンセサイザ・チューナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220930A true JPH0220930A (ja) | 1990-01-24 |
| JPH0519338B2 JPH0519338B2 (ja) | 1993-03-16 |
Family
ID=12510585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3790689A Granted JPH0220930A (ja) | 1989-02-16 | 1989-02-16 | シンセサイザ・チューナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105954639A (zh) * | 2016-04-27 | 2016-09-21 | 青岛海尔科技有限公司 | 一种漏电检测判断电路及设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432008A (en) * | 1977-08-16 | 1979-03-09 | Pioneer Electronic Corp | Tuning circuit |
| JPS5577242A (en) * | 1978-12-05 | 1980-06-10 | Clarion Co Ltd | Channel selection control system for frequency synthesizer receiver |
-
1989
- 1989-02-16 JP JP3790689A patent/JPH0220930A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432008A (en) * | 1977-08-16 | 1979-03-09 | Pioneer Electronic Corp | Tuning circuit |
| JPS5577242A (en) * | 1978-12-05 | 1980-06-10 | Clarion Co Ltd | Channel selection control system for frequency synthesizer receiver |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105954639A (zh) * | 2016-04-27 | 2016-09-21 | 青岛海尔科技有限公司 | 一种漏电检测判断电路及设备 |
| CN105954639B (zh) * | 2016-04-27 | 2019-03-22 | 青岛海尔科技有限公司 | 一种漏电检测判断电路及设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519338B2 (ja) | 1993-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61157028A (ja) | 周波数シンセサイザ | |
| KR960000523B1 (ko) | 수신기 | |
| JPH0993126A (ja) | クロック発生器 | |
| JPH0220930A (ja) | シンセサイザ・チューナ | |
| JPS6233400Y2 (ja) | ||
| JPS5924191Y2 (ja) | シンセサイザ−受信機のａｆｃ回路 | |
| JPH10336027A (ja) | クロック発生器 | |
| JPH0434589Y2 (ja) | ||
| JPH08223038A (ja) | Ｐｌｌ回路 | |
| JPH07154285A (ja) | Ｐｌｌ回路 | |
| JP4417533B2 (ja) | Ｔｖ受信機用中間周波数回路 | |
| JP2790121B2 (ja) | 受信機 | |
| JPS58117717A (ja) | 電子式ａｍチユ−ナ | |
| JPH02174421A (ja) | Ｐｌｌ回路 | |
| JP2601096B2 (ja) | 周波数シンセサイザ | |
| JPS5980015A (ja) | チユ−ナの同調周波数設定動作指令発生装置 | |
| JPH05276030A (ja) | 位相同期回路 | |
| JPS6349412B2 (ja) | ||
| JPH0818448A (ja) | 位相同期式周波数シンセサイザ用制御回路 | |
| JPH05152946A (ja) | Ｐｌｌ回路 | |
| JPH02224530A (ja) | チューナ選局装置 | |
| JPS62128211A (ja) | 周波数シンセサイザ | |
| JPH05304490A (ja) | 電子チューナにおける同調回路 | |
| JPS55147823A (en) | Electronic tuning circuit | |
| Ramm | A new tuning system for low voltage applications |