JPH02210249A - 外観検査方法および装置 - Google Patents
外観検査方法および装置Info
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- JPH02210249A JPH02210249A JP3159189A JP3159189A JPH02210249A JP H02210249 A JPH02210249 A JP H02210249A JP 3159189 A JP3159189 A JP 3159189A JP 3159189 A JP3159189 A JP 3159189A JP H02210249 A JPH02210249 A JP H02210249A
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- Japan
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- scanning
- detection signal
- row
- chip
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- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体ウェハ、フォトマスク、磁気ディスク
、光ディスク等におけるパターンの欠陥検査、あるいは
異物検査等に適用して有効な技術に関する。
、光ディスク等におけるパターンの欠陥検査、あるいは
異物検査等に適用して有効な技術に関する。
従来のこの種のパターン欠陥検査技術としては、第８図
〜第１０図に示す方式のものが知られている。以下、こ
れらの従来技術を図面を基に説明する。
〜第１０図に示す方式のものが知られている。以下、こ
れらの従来技術を図面を基に説明する。
第８図は、いわゆる２眼２チップ比較方式と呼ばれるも
のであり、同図においてＸＹステージ１上に載置された
Ｚθステージ２上には被検査物体としての半導体ウェハ
３が載置されている。この半導体ウェハ３の上方には、
一対の対物レンズ５およびハーフミラ−６を経て同じく
一対の１次元受光素子７が配置されている。上記ハーフ
ミラ−６の側方にはハロゲンランプ等の照明光源４が配
置されており、この照明光源４からの照明光は、上記ハ
ーフミラ−６で屈折されて対物レンズ５を経て半導体ウ
ェハ３上に達した後、検出光として上記ハーフミラ−６
を通過して１次元受光素子７に達する構造となっている
。双方の１次元受光素子７で受光された検出光は検出信
号として各信号処理回路８を通じて信号比較回路９にお
いて比較され、パターンの比較が行われる。このとき、
双方の検出信号が不一致となりパターンに差異の生じた
場合にはいずれかのパターンに欠陥を生じていることが
判定できるものである。
のであり、同図においてＸＹステージ１上に載置された
Ｚθステージ２上には被検査物体としての半導体ウェハ
３が載置されている。この半導体ウェハ３の上方には、
一対の対物レンズ５およびハーフミラ−６を経て同じく
一対の１次元受光素子７が配置されている。上記ハーフ
ミラ−６の側方にはハロゲンランプ等の照明光源４が配
置されており、この照明光源４からの照明光は、上記ハ
ーフミラ−６で屈折されて対物レンズ５を経て半導体ウ
ェハ３上に達した後、検出光として上記ハーフミラ−６
を通過して１次元受光素子７に達する構造となっている
。双方の１次元受光素子７で受光された検出光は検出信
号として各信号処理回路８を通じて信号比較回路９にお
いて比較され、パターンの比較が行われる。このとき、
双方の検出信号が不一致となりパターンに差異の生じた
場合にはいずれかのパターンに欠陥を生じていることが
判定できるものである。
第９図は、設計データ比較方式と呼ばれる技術であり、
半導体ウェハ３より得られたパターンを、あらかじめ設
計データパターン発生回路１０に記憶されていた設計デ
ータと比較することによって半導体ウェハ３上のパター
ン欠陥を検出するものである。
半導体ウェハ３より得られたパターンを、あらかじめ設
計データパターン発生回路１０に記憶されていた設計デ
ータと比較することによって半導体ウェハ３上のパター
ン欠陥を検出するものである。
なお、第９図において第８図と同じ符号を付したものは
第８図の説明と同様の機能を有する機構である。
第８図の説明と同様の機能を有する機構である。
第１０図は、ＴＶ左カメラ３を用いたものである。該方
式ではＴＶ左カメラ３によって認識された画像データを
一旦、ＴＶ画像記憶回路１１に記憶しておき、引き続い
て、ｘＹステージ１の移動により半導体ウェハ３上の隣
接されたチップ領域を撮像し、この画像データを上記と
は別のＴＶ画像記憶回路１２に記憶し、両ＴＶ画像記憶
回路１１および１２からの画像データを信号比較回路９
で比較することによって、画像パターンの差異を検出し
、パターン欠陥を判定するものである。
式ではＴＶ左カメラ３によって認識された画像データを
一旦、ＴＶ画像記憶回路１１に記憶しておき、引き続い
て、ｘＹステージ１の移動により半導体ウェハ３上の隣
接されたチップ領域を撮像し、この画像データを上記と
は別のＴＶ画像記憶回路１２に記憶し、両ＴＶ画像記憶
回路１１および１２からの画像データを信号比較回路９
で比較することによって、画像パターンの差異を検出し
、パターン欠陥を判定するものである。
ところが、上記第８図〜第１Ｏ図に示された従来技術で
は、下記のような難点のあることが本発明者によって明
らかにされた。
は、下記のような難点のあることが本発明者によって明
らかにされた。
まず、第８図に示された２眼２チップ比較方式は、同時
に２つのチップ領域の比較が可能であるために、検査効
率が良好であるとされているが、半導体ウェハ３上にお
いて、２系統の独立した光学系の特性を揃えることが難
しく、比較的離れた位置にあるチップ領域同士を比較す
る際に、各領域で検査条件を一致させることが困難であ
った。
に２つのチップ領域の比較が可能であるために、検査効
率が良好であるとされているが、半導体ウェハ３上にお
いて、２系統の独立した光学系の特性を揃えることが難
しく、比較的離れた位置にあるチップ領域同士を比較す
る際に、各領域で検査条件を一致させることが困難であ
った。
さらに、半導体ウェハ上に特性分布の微妙なばらつき等
を生じている場合には、精度の高いパターン比較が困難
であった。
を生じている場合には、精度の高いパターン比較が困難
であった。
第９図に示された方式では、あらかじめ膨大な設計デー
タを用意しておく必要があり、かつこの設計データを基
に予想される基本パターンを作成しておかなくてはなら
ず、検査の前段階における処理が増大し、現実的ではな
かった。
タを用意しておく必要があり、かつこの設計データを基
に予想される基本パターンを作成しておかなくてはなら
ず、検査の前段階における処理が増大し、現実的ではな
かった。
第１０図のＴＶ左カメラよる方式では、所定のチップ領
域上のパターンをＴＶ左カメラ３によって撮像した後、
ＸＹステージｌを所定量だけ移動させてＴＶ左カメラ３
が隣接するチップ領域の直上となる位置で停止し、この
チップ領域のパターンを撮像するという処理を繰り返す
ために、χＹステージの移動・停止が頻繁となり、検査
に時間を費やし、高速な検査処理が難しかった。
域上のパターンをＴＶ左カメラ３によって撮像した後、
ＸＹステージｌを所定量だけ移動させてＴＶ左カメラ３
が隣接するチップ領域の直上となる位置で停止し、この
チップ領域のパターンを撮像するという処理を繰り返す
ために、χＹステージの移動・停止が頻繁となり、検査
に時間を費やし、高速な検査処理が難しかった。
このような観点から、隣接するチップ領域の画像をメモ
リ （記憶手段）内に順次記憶して比較する本出願人に
よる特開昭６２−２６７６４９号公報に記載された技術
などもあるが、走査処理の効率化については十分に配慮
されているとはいえなかった。
リ （記憶手段）内に順次記憶して比較する本出願人に
よる特開昭６２−２６７６４９号公報に記載された技術
などもあるが、走査処理の効率化については十分に配慮
されているとはいえなかった。
本発明は、上記課題に着目してなされたものであり、そ
の目的は外観検査における検査効率を向上することので
きる技術を提供することにある。
の目的は外観検査における検査効率を向上することので
きる技術を提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、概ね次のとおりである。
を簡単に説明すれば、概ね次のとおりである。
すなわち、光学的認識手段によって被検査物体上の領域
を行または列方向に走査する際に、走査された先の領域
が行または列の最終領域である場合には該最終領域に隣
接された次の行または列に属する先頭領域を後の領域と
して次の行または列の走査を開始するとともに、この先
頭領域を走査して得た検出信号を、上記記憶手段より書
き込み方向とは逆方向に読み出した上記最終領域の検出
信号と比較するものである。
を行または列方向に走査する際に、走査された先の領域
が行または列の最終領域である場合には該最終領域に隣
接された次の行または列に属する先頭領域を後の領域と
して次の行または列の走査を開始するとともに、この先
頭領域を走査して得た検出信号を、上記記憶手段より書
き込み方向とは逆方向に読み出した上記最終領域の検出
信号と比較するものである。
また、これを実現するために被検査物体上を行または列
方向に相対的に移動可能な光学的認識手段と、光学的認
識手段からの検出信号を書き込むとともにこれを正逆方
向に読み出し可能な記憶手段と、２以上の領域から得ら
れた２以上の検出信号を比較する比較手段とを備えた外
観検査装置構造とするものである。
方向に相対的に移動可能な光学的認識手段と、光学的認
識手段からの検出信号を書き込むとともにこれを正逆方
向に読み出し可能な記憶手段と、２以上の領域から得ら
れた２以上の検出信号を比較する比較手段とを備えた外
観検査装置構造とするものである。
上記した手段によれば、光学的認識手段の走査に際して
、一つの行あるいは列の走査が完了した場合にも、記憶
手段より前の行または列の最終領域の検出信号を逆方向
に読み出すことによって、次の行または列の走査の先頭
領域は上記最終領域に最も近い領域とすることができる
ため、走査効率を高めることができ、外観検査の検査速
度を向上させることが可能となる。
、一つの行あるいは列の走査が完了した場合にも、記憶
手段より前の行または列の最終領域の検出信号を逆方向
に読み出すことによって、次の行または列の走査の先頭
領域は上記最終領域に最も近い領域とすることができる
ため、走査効率を高めることができ、外観検査の検査速
度を向上させることが可能となる。
また、上記光学的認識手段の走査を、被検査物体に対し
て連続的に移動させることによって、上記検査速度をさ
らに高めることができる。
て連続的に移動させることによって、上記検査速度をさ
らに高めることができる。
第１図は本発明の一実施例である外観検査における走査
軌跡を示す説明図、第２図は本発明の一実施例である外
観検査装置を示すブロック構成図、第３図は本実施例の
画像記憶回路の信号処理系統を示すブロック図、第４図
は検査チップ上に右ける領域分けの状態を示す説明図、
第５図は第１図に対応した従来技術における走査軌跡を
示す説明図、第６図は欠陥判定のための説明図、第７図
は被検査物体である半導体ウェハ上のチップ配列を示す
平面図である。
軌跡を示す説明図、第２図は本発明の一実施例である外
観検査装置を示すブロック構成図、第３図は本実施例の
画像記憶回路の信号処理系統を示すブロック図、第４図
は検査チップ上に右ける領域分けの状態を示す説明図、
第５図は第１図に対応した従来技術における走査軌跡を
示す説明図、第６図は欠陥判定のための説明図、第７図
は被検査物体である半導体ウェハ上のチップ配列を示す
平面図である。
本実施例の外観検査装置は、第２図に示すようにＸＹス
テージ１上に載置されたＺθステージ２を有しており、
該Ｚθステージ２上には被検査物体としての半導体ウェ
ハ３が載置されている。この半導体ウェハ３の上方には
、対物レンズ５およびハーフミラ−６を経て光学的認識
手段としてのラインセンサ７１が配置されている。この
ようなラインセンサ７１は、たとえば２相または４相の
クロックパルスで駆動される１０２４画素のＣＣＤ （
Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）で構
成されている。
テージ１上に載置されたＺθステージ２を有しており、
該Ｚθステージ２上には被検査物体としての半導体ウェ
ハ３が載置されている。この半導体ウェハ３の上方には
、対物レンズ５およびハーフミラ−６を経て光学的認識
手段としてのラインセンサ７１が配置されている。この
ようなラインセンサ７１は、たとえば２相または４相の
クロックパルスで駆動される１０２４画素のＣＣＤ （
Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ ）で構
成されている。
上記ハーフミラ−６の側方にはハロゲンランプ等の照明
光源４が配置されており、この照明光源４からの照明光
は、上記ハーフミラ−６で屈折されて対物レンズ５を経
て半導体ウェハ３上に達した後、検出光として上記ハー
フミラ−６を通過してラインセンサ７１に達する構造と
なっている。
光源４が配置されており、この照明光源４からの照明光
は、上記ハーフミラ−６で屈折されて対物レンズ５を経
て半導体ウェハ３上に達した後、検出光として上記ハー
フミラ−６を通過してラインセンサ７１に達する構造と
なっている。
上記ラインセンサ７１は信号処理回路８において２値化
あるいは多値化された画像信号に変換され画像記憶回路
１４に人力された後、信号比較回路９に検出信号として
出力される。
あるいは多値化された画像信号に変換され画像記憶回路
１４に人力された後、信号比較回路９に検出信号として
出力される。
上記画像記憶回路１４は、第３図のブロック図で示すよ
うに入力画像レジスタ１５、記憶手段としての画像メモ
リ１６、当該画像メモリ１６に対してアドレスを与える
アドレス発生回路１７ａおよび１７ｂ１読み出しくＲｅ
ａｄ ）および書込み（Ｗｒｉｔｅ ）のタイミングを
与えるタイミング発生回路１８、および出力画像レジス
タ１９等で構成されている。
うに入力画像レジスタ１５、記憶手段としての画像メモ
リ１６、当該画像メモリ１６に対してアドレスを与える
アドレス発生回路１７ａおよび１７ｂ１読み出しくＲｅ
ａｄ ）および書込み（Ｗｒｉｔｅ ）のタイミングを
与えるタイミング発生回路１８、および出力画像レジス
タ１９等で構成されている。
信号処理回路８から入力された画像信号は、旦入力画像
レジスタ１５に保持され、アドレス発生回路１７Ｈによ
って指示されたアドレスに基づいて画像メモリ１６に書
き込まれる。
レジスタ１５に保持され、アドレス発生回路１７Ｈによ
って指示されたアドレスに基づいて画像メモリ１６に書
き込まれる。
またこのようにして画像メモリ１６に書き込まれた画像
信号（画像データ）は、アドレス発生回路１７ｂに、よ
って指示されたアドレスに基づいて読み出された後、出
力画像レジスタＩ９に保持される。
信号（画像データ）は、アドレス発生回路１７ｂに、よ
って指示されたアドレスに基づいて読み出された後、出
力画像レジスタＩ９に保持される。
なお、上記に説明した書込み、読み出しのタイミングお
よびアドレス発生回路１７ａ、１７ｂの制御はともにタ
イミング発生回路１８によって行われる。ここで、アド
レス発生回路１７ａ、ｌ’７ｂは、共に可逆のカウンタ
で構成されており、後述の走査方向によって反転される
ｕ ｐ ／ ｄ ｏ ｗ ｎ信号により制御されるよう
になっている。
よびアドレス発生回路１７ａ、１７ｂの制御はともにタ
イミング発生回路１８によって行われる。ここで、アド
レス発生回路１７ａ、ｌ’７ｂは、共に可逆のカウンタ
で構成されており、後述の走査方向によって反転される
ｕ ｐ ／ ｄ ｏ ｗ ｎ信号により制御されるよう
になっている。
次に、上記画像メモリ１６においてデータを可逆に読み
書きする必要性について説明する。
書きする必要性について説明する。
第４図に示すように半導体ウェハ３上にチップ（領域）
Ａ−Ｃが配列されている場合、１行分の走査で画像認識
できるチップの縦方向の幅ｍはラインセンサ７１の認識
可能な幅長によって制限される。したがってこのような
ラインセンサ７１を用いた場合には、チップＡ−Ｃを走
査方向に短冊状の領域（分割領域）ａ−ｈに分割して、
この領域ａ−ｈ毎に走査することが効率的である。
Ａ−Ｃが配列されている場合、１行分の走査で画像認識
できるチップの縦方向の幅ｍはラインセンサ７１の認識
可能な幅長によって制限される。したがってこのような
ラインセンサ７１を用いた場合には、チップＡ−Ｃを走
査方向に短冊状の領域（分割領域）ａ−ｈに分割して、
この領域ａ−ｈ毎に走査することが効率的である。
これを実際の半導体ウェハ３上で行列方向に配列されて
いるチップ上で走査した場合を示したものが第５図であ
る。同図では説明の簡略化のため６個分のチップのみを
示している。上記走査を当該各チップＡ−Ｆ上で行う場
合、まず下段のチップへの領域ａを同図中右から左方向
にＸＹステージ１の移動によりラインセンサ７１で走査
した後、隣接するチップＢの領域ａを連続的に左方向に
走査し、このチップＢの領域ａから得られた検出信号Ｂ
−ａを先のチップＡの検出信号Ａ−ａと比較する。次に
、チップＣの領域ａを走査して得られた検出信号Ｃ−ａ
を上記検出信号Ｂ−ａと比較する。このように順次隣接
するチップ間の領域ａ同士のパターン比較を行う。
いるチップ上で走査した場合を示したものが第５図であ
る。同図では説明の簡略化のため６個分のチップのみを
示している。上記走査を当該各チップＡ−Ｆ上で行う場
合、まず下段のチップへの領域ａを同図中右から左方向
にＸＹステージ１の移動によりラインセンサ７１で走査
した後、隣接するチップＢの領域ａを連続的に左方向に
走査し、このチップＢの領域ａから得られた検出信号Ｂ
−ａを先のチップＡの検出信号Ａ−ａと比較する。次に
、チップＣの領域ａを走査して得られた検出信号Ｃ−ａ
を上記検出信号Ｂ−ａと比較する。このように順次隣接
するチップ間の領域ａ同士のパターン比較を行う。
このようにして下段の行方向における各チップの全ての
領域ａの走査を完了した後、上段のチップＤ−Ｆの走査
を行うことになるが、このときに下段の最終チップＣと
上段の先頭チップＤとの比較を行う場合には、検出信号
の方向を一致させるために走査方向も同図中右から左方
向にする必要がある。そのために、ＸＹステージ１を同
図中−点鎖線で示すように大きく移動させる必要があっ
た。したがって、半導体ウェハ３上に高密度で多数のチ
ップが配列されている場合には、装置の無駄な動作が多
くなり、効率的な外観検査に支障を来たしていた。。
領域ａの走査を完了した後、上段のチップＤ−Ｆの走査
を行うことになるが、このときに下段の最終チップＣと
上段の先頭チップＤとの比較を行う場合には、検出信号
の方向を一致させるために走査方向も同図中右から左方
向にする必要がある。そのために、ＸＹステージ１を同
図中−点鎖線で示すように大きく移動させる必要があっ
た。したがって、半導体ウェハ３上に高密度で多数のチ
ップが配列されている場合には、装置の無駄な動作が多
くなり、効率的な外観検査に支障を来たしていた。。
さらに、上記では下段から上段に走査行が移る際に、半
導体ウェハ３上で離れた位置にあるチップＣとチップＤ
とを比較することとなるため、半導体ウェハ３上にふけ
る特性分布のばらつき状態によっては検出信号の比較が
困難となる場合もあった。すなわち、走査行が移る場合
にも近接したチップ間でのパターン比較を行うことが要
請されていた。
導体ウェハ３上で離れた位置にあるチップＣとチップＤ
とを比較することとなるため、半導体ウェハ３上にふけ
る特性分布のばらつき状態によっては検出信号の比較が
困難となる場合もあった。すなわち、走査行が移る場合
にも近接したチップ間でのパターン比較を行うことが要
請されていた。
この点について、本実施例では前述のように画像メモリ
１６へのデータの読み書きがアドレス発生回路１７ａ、
１７ｂの制御によって正方向（書き込み方向と同方向）
と、逆方向（書き込み方向と逆方向）のいずれの方向へ
の読み出しも可能となっているため、第１図に示すよう
なラインセンサ７１の走査が可能である。すなわち、チ
ップＣのａ領域を走査した後（■→■）、上段の行に移
る際には、このチップＣの近接位置にあるチップＦを先
頭チップとして走査するものである（■→■）。このと
きチップＦの領域ａは同図中、右から左方向に走査され
る。これと比較されるチップＣの検出信号Ｃ−ａは同図
中、左から右方向に走査されたものであるため、画像メ
モリ１６から検出信号Ｃ−ａは書き込み時とは逆方向に
読み出される。これによってチップＦより得られた検出
信号Ｆ−ａと上記検出信号Ｃ−ａとの比較が可能となる
。このようにして上段のチップＦ−Ｄの全ての領域ａの
走査を完了した後（■→■）、再度下段の行に走査が移
り、今度は領域すの走査が各チップＡ−Ｃ−Ｆ〜Ｄにつ
いて一点鎖線で示される順序で開始される（■−■→■
→■）。
１６へのデータの読み書きがアドレス発生回路１７ａ、
１７ｂの制御によって正方向（書き込み方向と同方向）
と、逆方向（書き込み方向と逆方向）のいずれの方向へ
の読み出しも可能となっているため、第１図に示すよう
なラインセンサ７１の走査が可能である。すなわち、チ
ップＣのａ領域を走査した後（■→■）、上段の行に移
る際には、このチップＣの近接位置にあるチップＦを先
頭チップとして走査するものである（■→■）。このと
きチップＦの領域ａは同図中、右から左方向に走査され
る。これと比較されるチップＣの検出信号Ｃ−ａは同図
中、左から右方向に走査されたものであるため、画像メ
モリ１６から検出信号Ｃ−ａは書き込み時とは逆方向に
読み出される。これによってチップＦより得られた検出
信号Ｆ−ａと上記検出信号Ｃ−ａとの比較が可能となる
。このようにして上段のチップＦ−Ｄの全ての領域ａの
走査を完了した後（■→■）、再度下段の行に走査が移
り、今度は領域すの走査が各チップＡ−Ｃ−Ｆ〜Ｄにつ
いて一点鎖線で示される順序で開始される（■−■→■
→■）。
なお、走査のためのＸＹステージ１の移動は、必ずしも
等速である必要はなく、同図中■〜■は検査のために一
定速度で移動した後、■〜■は高速移動を行い、■〜■
は一定速度移動、■〜■は高速移動、■〜■は一定速度
移動というように、ラインセンサ７１による画像取り込
みを行わない走査範囲については高速移動させるように
してもよい。
等速である必要はなく、同図中■〜■は検査のために一
定速度で移動した後、■〜■は高速移動を行い、■〜■
は一定速度移動、■〜■は高速移動、■〜■は一定速度
移動というように、ラインセンサ７１による画像取り込
みを行わない走査範囲については高速移動させるように
してもよい。
次に、本実施例における欠陥判定の原理について第６図
によって説明する。
によって説明する。
第６図におけるチップＢの領域Ｃに欠陥Ｘがあるものと
仮定する。まず、ラインセンサ７１は先の領域であるチ
ップＡの領域Ｃにおける走査をＸＹステージ１の移動に
より行い、該ラインセンサ７１で認識された領域Ｃに関
する画像信号（検出信号Ａ−ｃ）は信号処理回路８にお
いて２値化あるいは多値化されたデジタル信号として入
力画像レジスタ１５を経て、アドレス発生回路１７ａｌ
：よって指示されたアドレスに基づいて画像メモリ１６
に書き込まれる。
仮定する。まず、ラインセンサ７１は先の領域であるチ
ップＡの領域Ｃにおける走査をＸＹステージ１の移動に
より行い、該ラインセンサ７１で認識された領域Ｃに関
する画像信号（検出信号Ａ−ｃ）は信号処理回路８にお
いて２値化あるいは多値化されたデジタル信号として入
力画像レジスタ１５を経て、アドレス発生回路１７ａｌ
：よって指示されたアドレスに基づいて画像メモリ１６
に書き込まれる。
続いて、ラインセンサ７１が後の領域であるチップＢの
領域Ｃを走査すると、この後の領域Ｃに関する画像信号
（検出信号Ｂ−ｃ）は、信号処理回路８を経て信号比較
回路９および画像記憶回路１４に出力される。このとき
、信号比較回路９では、先に画像メモ’Ｊ１６に書き込
まれた検出信号、６．−ｃが読み出されている。この信
号比較回路９において検出信号Ａ−ｃと検出信号Ｂ−ｃ
とが比較される。このとき、第６図ではチップＢの領域
Ｃには欠陥Ｘが存在しているため、検出信号Ａ−Ｃと検
出信号Ｂ−ｃとは一致しないため、図示しない欠陥判定
手段等において不一致の情報が記録される。具体的には
図示しない制御手段等においてフラグを立てる等しても
よい。
領域Ｃを走査すると、この後の領域Ｃに関する画像信号
（検出信号Ｂ−ｃ）は、信号処理回路８を経て信号比較
回路９および画像記憶回路１４に出力される。このとき
、信号比較回路９では、先に画像メモ’Ｊ１６に書き込
まれた検出信号、６．−ｃが読み出されている。この信
号比較回路９において検出信号Ａ−ｃと検出信号Ｂ−ｃ
とが比較される。このとき、第６図ではチップＢの領域
Ｃには欠陥Ｘが存在しているため、検出信号Ａ−Ｃと検
出信号Ｂ−ｃとは一致しないため、図示しない欠陥判定
手段等において不一致の情報が記録される。具体的には
図示しない制御手段等においてフラグを立てる等しても
よい。
続いて、上記と同様にして、チップＣの領域Ｃが走査さ
れこれによって得られた検出信号Ｃ−ｃが上記検出信号
Ｂ−ｃと比較される。この場合にも本実施例では両信号
は不一致となるため、上記と同様に不一致の情報が記録
される。このようにして検出信号Ａ−ｃ、 Ｂ−ｃ、
Ｃ−ｃが連続的に不一致となっている場合には、第２番
目のチップＢの領域Ｃに欠陥Ｘのあることが検出される
。なお、上記のように連続的に不一致の情報が得られた
場合には、不一致となった座標が各比較時毎に同一の位
置にあるか否か等がさらに検出されて最終的にチップＢ
におけるＣ領域の欠陥Ｘが判定される。
れこれによって得られた検出信号Ｃ−ｃが上記検出信号
Ｂ−ｃと比較される。この場合にも本実施例では両信号
は不一致となるため、上記と同様に不一致の情報が記録
される。このようにして検出信号Ａ−ｃ、 Ｂ−ｃ、
Ｃ−ｃが連続的に不一致となっている場合には、第２番
目のチップＢの領域Ｃに欠陥Ｘのあることが検出される
。なお、上記のように連続的に不一致の情報が得られた
場合には、不一致となった座標が各比較時毎に同一の位
置にあるか否か等がさらに検出されて最終的にチップＢ
におけるＣ領域の欠陥Ｘが判定される。
以上を半導体ウェハ３の全チップ領域について行った場
合に、その走査順を示したものが第７図である。同図中
チップ内に記載された番号は走査の順序を示している。
合に、その走査順を示したものが第７図である。同図中
チップ内に記載された番号は走査の順序を示している。
すなわち同図中、５ｔ−３２６の順に全チップが検査さ
れる。ここで、最初のチップＳ１と最後のチップＳ２６
においては比較対象となるチップが１個ずつ（３１はＳ
２．Ｓ２６は５２５）Ｌか存在しないため、第６図で説
明した欠陥判定ができない。そこで、当該ウェハ３にお
ける検査の開始に先だって、まずチップＳｌに隣接する
Ｓ２以外のチップ、たとえばチップＳ９を走査しておき
、最後のチップＳ２６の走査後にはチップＳ２６に隣接
するＳ２５以外のチップ、たとえばチップ３１８を走査
すればよい。
れる。ここで、最初のチップＳ１と最後のチップＳ２６
においては比較対象となるチップが１個ずつ（３１はＳ
２．Ｓ２６は５２５）Ｌか存在しないため、第６図で説
明した欠陥判定ができない。そこで、当該ウェハ３にお
ける検査の開始に先だって、まずチップＳｌに隣接する
Ｓ２以外のチップ、たとえばチップＳ９を走査しておき
、最後のチップＳ２６の走査後にはチップＳ２６に隣接
するＳ２５以外のチップ、たとえばチップ３１８を走査
すればよい。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、光学的認識手
段としてはＣＣＤによるラインセンサを用いた場合で説
明したが、高速な画像取り込みが可能であれば他のイメ
ージセンサ、さらにはＴＶカメラを用いることを妨げな
い。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、光学的認識手
段としてはＣＣＤによるラインセンサを用いた場合で説
明したが、高速な画像取り込みが可能であれば他のイメ
ージセンサ、さらにはＴＶカメラを用いることを妨げな
い。
以上の説明では主として本発明者によってなされた発明
をその利用分野である、いわゆる半導体ウェハの外観検
査、特にパターン欠陥検査に適用した場合について説明
したが、これに限定されるものではなく、たとえば半導
体ウェハ上における異物検査、さらには上記以外の外観
検査にも適用可能である。
をその利用分野である、いわゆる半導体ウェハの外観検
査、特にパターン欠陥検査に適用した場合について説明
したが、これに限定されるものではなく、たとえば半導
体ウェハ上における異物検査、さらには上記以外の外観
検査にも適用可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明によれば、光学的認識手段の走査に際して、一つ
の行あるいは列の走査が完了した場合にも、記憶手段よ
り前の行または列の最終領域の検出信号を逆方向に読み
出すことによって、次の行または列の走査の先頭領域は
上記最終領域に最も近い領域とすることができるため、
走査効率を高めることができ、外観検査の検査速度を向
上させることができる。
の行あるいは列の走査が完了した場合にも、記憶手段よ
り前の行または列の最終領域の検出信号を逆方向に読み
出すことによって、次の行または列の走査の先頭領域は
上記最終領域に最も近い領域とすることができるため、
走査効率を高めることができ、外観検査の検査速度を向
上させることができる。
第１図は本発明の−・実施例である外観検査における半
導体ウェハのチップ上における走査軌跡を示す説明図、 第２図は本発明の一実施例である外観検査装置を示すブ
ロック構成図、 第３図は実施例の画像記憶回路における信号処理系統を
示すブロック図、 第４図は実施例の検査チップ上における領域分けの状態
を示す説明図、 第５図は本実施例の説明のための従来技術における走査
軌跡を示す説明図、 第６図は実施例における欠陥判定のための説明図、 第７図は実施例に用いられる被検査物体である半導体ウ
ェハを示す平面図、 第８図〜第１０図は各々従来技術におけるパターン検査
装置を示すブロック構成図である。 １・・・ＸＹステージ、２・・・Ｚθステージ、３・・
・半導体ウェハ、４・・・照明光源、５・・・対物レン
ズ、６・・・ハーフミラ−７・・・次元受光素子、８・
・・信号処理回路、９・・・信号比較回路、１０・・・
設計データパターン発生回路、１１・・・画像記憶回路
、１２・・・画像記憶回路、１３・・・カメラ、１４・
・・画像記憶回路、１５・・・人力画像レジスタ、１６
・・・画像メモリ、１７ａ・・・アドレス発生回路、１
７ｂ・・・アドレス発生回路、１８・・・タイミング発
生回路、１９・・・出力画像レジスタ、７１・・・ライ
ンセンサ、Ａ−Ｆ・・・チップ、８１〜Ｓ２６・・・チ
ップ、ａ−ｈ・・・領域。 代理人 弁理士 筒 井 大 和 第 １ 図 第２図 ａ−ｈ：金ヤｊ今隻工翫 第 図 第 図 第 り 第 図 第 図 第 図 第 図 第 図
導体ウェハのチップ上における走査軌跡を示す説明図、 第２図は本発明の一実施例である外観検査装置を示すブ
ロック構成図、 第３図は実施例の画像記憶回路における信号処理系統を
示すブロック図、 第４図は実施例の検査チップ上における領域分けの状態
を示す説明図、 第５図は本実施例の説明のための従来技術における走査
軌跡を示す説明図、 第６図は実施例における欠陥判定のための説明図、 第７図は実施例に用いられる被検査物体である半導体ウ
ェハを示す平面図、 第８図〜第１０図は各々従来技術におけるパターン検査
装置を示すブロック構成図である。 １・・・ＸＹステージ、２・・・Ｚθステージ、３・・
・半導体ウェハ、４・・・照明光源、５・・・対物レン
ズ、６・・・ハーフミラ−７・・・次元受光素子、８・
・・信号処理回路、９・・・信号比較回路、１０・・・
設計データパターン発生回路、１１・・・画像記憶回路
、１２・・・画像記憶回路、１３・・・カメラ、１４・
・・画像記憶回路、１５・・・人力画像レジスタ、１６
・・・画像メモリ、１７ａ・・・アドレス発生回路、１
７ｂ・・・アドレス発生回路、１８・・・タイミング発
生回路、１９・・・出力画像レジスタ、７１・・・ライ
ンセンサ、Ａ−Ｆ・・・チップ、８１〜Ｓ２６・・・チ
ップ、ａ−ｈ・・・領域。 代理人 弁理士 筒 井 大 和 第 １ 図 第２図 ａ−ｈ：金ヤｊ今隻工翫 第 図 第 図 第 り 第 図 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、被検査物体上に行列方向に連続的に配置された複数
の領域を光学的認識手段を用いて行または列方向に順次
走査しながら、先の領域の走査によって得られた検出信
号を記憶手段に書き込みつつ後の領域の走査を行い、後
の領域からの検出信号を上記記憶手段から読み出した先
の検出信号と比較する外観検査方法であって、走査され
た先の領域が行または列の最終領域である場合には該最
終領域に隣接された次の行または列に属する先頭領域を
後の領域として次の行または列の走査を開始するととも
に、この先頭領域を走査して得られた検出信号は、上記
記憶手段より書き込み方向とは逆方向に読み出された上
記最終領域の検出信号と比較されることを特徴とする外
観検査方法。 ２、上記光学的認識手段は、短冊状に区画された分割領
域の一部について全領域を連続的に走査した後、他の分
割領域についても同様の走査を繰り返し、被検査物体の
全面にわたる走査を行うことを特徴とする請求項１記載
の外観検査方法。 ３、被検査物体上に行列方向に連続的に配置された複数
の領域を走査して得られた２以上の検出信号を比較して
パターンの差異を判定する外観検査装置であって、被検
査物体上を行または列方向に相対的に移動可能な光学的
認識手段と、光学的認識手段からの検出信号を書き込む
とともにこれを正逆方向に読み出し可能な記憶手段と、
２以上の領域から得られた２以上の検出信号を比較する
比較手段とを備えた外観検査装置。 ４、上記光学的認識手段は、ＣＣＤからなるラインセン
サであることを特徴とする請求項３記載の外観検査装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031591A JP2836835B2 (ja) | 1989-02-10 | 1989-02-10 | 外観検査方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031591A JP2836835B2 (ja) | 1989-02-10 | 1989-02-10 | 外観検査方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210249A true JPH02210249A (ja) | 1990-08-21 |
| JP2836835B2 JP2836835B2 (ja) | 1998-12-14 |
Family
ID=12335433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031591A Expired - Lifetime JP2836835B2 (ja) | 1989-02-10 | 1989-02-10 | 外観検査方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836835B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990088605A (ko) * | 1998-05-27 | 1999-12-27 | 오쯔보 히데오 | 외관검사장치및방법 |
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| US6456318B1 (en) | 1998-04-24 | 2002-09-24 | Tokyo Seimitsu Co., Ltd. | Defect inspection apparatus and method by comparing two pairs of areas adjacent to one another |
| US6512843B1 (en) | 1998-10-28 | 2003-01-28 | Tokyo Seimitsu Co., Ltd. | Pattern comparison method and appearance inspection machine for performance comparison based on double detection without delay |
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| CN112180691A (zh) * | 2020-09-30 | 2021-01-05 | 上海华力集成电路制造有限公司 | 拼接芯片的线上监控方法 |
| CN114520158A (zh) * | 2022-02-16 | 2022-05-20 | 合肥御微半导体技术有限公司 | 一种半导体设备及其检测方法 |
| CN119044068A (zh) * | 2024-11-04 | 2024-11-29 | 宜宾禾城纺织科技有限公司 | 一种涤纶混纺面料缺陷检测方法及系统 |
| WO2025161141A1 (zh) * | 2024-01-29 | 2025-08-07 | 浙江创芯集成电路有限公司 | 缺陷检测方法、存储介质及终端 |
Citations (2)
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-
1989
- 1989-02-10 JP JP1031591A patent/JP2836835B2/ja not_active Expired - Lifetime
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| CN112180691B (zh) * | 2020-09-30 | 2024-01-09 | 上海华力集成电路制造有限公司 | 拼接芯片的线上监控方法 |
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| CN119044068A (zh) * | 2024-11-04 | 2024-11-29 | 宜宾禾城纺织科技有限公司 | 一种涤纶混纺面料缺陷检测方法及系统 |
| CN119044068B (zh) * | 2024-11-04 | 2025-02-18 | 宜宾禾城纺织科技有限公司 | 一种涤纶混纺面料缺陷检测方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2836835B2 (ja) | 1998-12-14 |
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