JPH0221025B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体基板上の光検出器の焦点面
配列のようなビデオ撮像装置に関し、画像は、ソ
ーベル（Sobel）演算器が画像に於ける強調され
たエツジ検出を行なうようにプログラム式マイク
ロプロセツサにより実行するよう命令されたとこ
ろのソーベル（Sobel）演算器のような演算器を
用いてビデオ出力のリアルタイム処理を行なうこ
とにより強調される。

赤外線検出器焦点面配列のような撮像装置の急
速な技術開発に於いて、撮像装置の感度および性
能は、撮像装置により発生されたビデオデータを
処理することにより驚異的に向上した。公知のア
ルゴリズム（algorithm）は、エツジ検出および
局部的平均化を実行するためのアルゴリズムを含
み、撮像装置の可能を向上するのに有効である。
残念ながら、そのような処理は、従来の応用例に
於いてリアルタイムで実行することはできない。
例えば、標準ビデオ方式は、1/60秒毎に発生され
るビデオフレームを備え、各ビデオフレームは、
画像画素の256列×256行を備える。標準エツジ検
出演算器は、画像画素の３列×３行で構成される
画素集合（カーネル）に対して用いられ、画素集
合は、略フレーム全体にわたつて1/60秒毎に動か
されねばならない窓である。この実例で、アルゴ
リズムを実行するように命令されたプロセツサ
は、１秒当り少なくとも3500万オペレーシヨンの
計算速度で作動されねばならない。これは殆んど
プログラム式プロセツサの計算速度をうわまわ
る。従つて、プログラム式プロセツサは、リアル
タイムでエツジ検出アルゴリズムを実行すること
ができない。

この明細書で用いられた、プロセツサという用
語は、メモリの中に蓄積された命令に応じてメモ
リの中に蓄積されたデータで計算を実行する素子
を意味する。プログラム式プロセツサは、メモリ
の中に蓄えられた命令語がユーザによつて変更で
きるようなプロセツサであり、そのためプロセツ
サはユーザにより選択されたアルゴリズムにより
メモリの中に蓄積されたデータで作動する。

画像処理の研究を行なつている多くの研究室
で、未処理ビデオデータは、例えばゆつくりした
速度でビデオデータをエツジ検出アルゴリスムで
実行するようにプロセツサが働くように、大きな
コンピユータメモリの中に蓄えられる。上述のよ
うな配列が歓迎されないのは、エツジ検出アルゴ
リズムがリアルタイム制御ができるような車両誘
導装置へ直ぐに利用されねばならない、例えば誘
導車両に撮像装置が用いられた時である。画像処
理間の各ビデオフレームを分担する複数のプロセ
ツサを取り換えることによりリアルタイム画像処
理の問題を解決する試みで、画像処理間のビデオ
データの時分割へのすべてのプロセツサに所望の
通信時間は、多数のプロセツサを増加することに
より得られた利点を実質的に相殺する。プロセツ
サ間の時分割通信で費いやされた時間を取り除く
試みで、アービトレータ（判断器）は、別個のプ
ロセツサの各々へのビデオデータの分配を制御す
る役割を課せられ、それ故時分割通信のプロセツ
サごとの要求が削除される。残念ながら、アービ
トレータはアービトレータにより実行される、分
類動作により所望の遅延時間をアービトレータ自
身に役割を課し、従つて複数のプロセツサを用い
ることにより得られた利点を相殺する。それによ
つて、利用できるプログラム式プロセツサの計算
速度は、リアルタイム画像処理が実行される、ビ
デオデータ周期で制限されるという重大な損失が
残る。

最近手に入るリアルタイム画像プロセツサは、
配線による回路装置（ハードワイヤ装置）である
が、それら前記装置は命令された命令語（プログ
ラム）を実行できないが、大部分のビデオ装置の
ビデオデータ周期を越えるか若しくは匹敵する１
秒当りの十分な数のオペレーシヨンを実行でき
る。前記配線回路によるプロセツサは、プログラ
ム可能ではない、ということは多様性を所望され
る装置に於いては重大な損失である。例えば、ビ
デオ撮像装置によりもたらされる異なる環境の下
に用いられる各種画像増加アルゴリズムが有る。
特定の場面を見ている間のローカル平均化アルゴ
リズムからエツジ検出アルゴリズムへ直ちに変更
するよう所望される。前記多様性はビデオ撮像装
置の有用性を大いに高めるが、回路配線によるプ
ロセツサを用いることが不可能である。従つて、
この発明の目的を達成するためには、高速度ビデ
オデータ形式でリアルタイムでプログラムされた
画像強調処理を実行するにある。

高速ビデオデータのプログラム可能リアルタイ
ム画像処理は、この発明でビデオデータの多重複
製を複数のプログラム可能イメージプロセツサへ
同時に供給することにより可能となつた。ビデオ
データは、先ず階層的母線構造を介して分類さ
れ、各ビデオフレーム部分は、階層的母線の漸進
段へ送られ、階層的母線構造の出力段の画素処理
データ周期は、多数のプロセツサを利用したこと
に実質的に比例した値を入力段より減少される。
ここで用いられる用語「画素処理データ周期」
は、ビデオデータ語が前段から受信されかつ蓄え
られた後、１秒毎に処理される多数画像の平均化
若しくはビデオデータ語と参照される。ビデオデ
ータの分類は、所定番地範囲に従つてビデオデー
タを分類するプログラム可能母線制御手段により
階層的母線構造の各段で行なわれる。

撮像装置は、ビデオフレムの発生手段を含み、
各フレームは行で直列に多重送信されるビデオデ
ータ語のM₁列およびM₂行で構成され、各ビデオ
データ語はビデオフレーム中の画素に相当する。
画像は、ビデオフレーム中のビデオデータ語の連
続する画素集合上に作用することにより強調さ
れ、各カーネルはオプランド（動作領域）画素を
中心にするL₁行およびL₂列で構成される。画像
処理はｒ個のプロセツサの夫夫に付随する複数の
ｒ個のメインプロセツサおよびｒ個のランダムア
クセスメモリ（RAM）により実行される。ビデ
オデータ語がRAMへ送られる以前に、複数のｒ
個の母線制御盤は、ビデオデータ語を分類する。
各母線制御器は、画像画素の特定の１行に相当す
る画素集合（カーネル）の完全な一組を形成する
ところのビデオデータ語のブロツクを選択する。
選択されたデータ語は、RAMの対応する１個へ
送られ、その結果そのプロセツサは画像画素の対
応する行に各オペランド画素のための強調された
信号値を発生し得る。

データ母線は、ビデオデータ語をビデオ発生手
段から総べての母線制御器へ分配する。ｒ個の母
線制御器の各１個は、個々の母線制御器に該当す
るビデオデータ語のブロツクを選択する。複数の
ｒ個の内部データ母線は、ｒ個のプロセツサの対
応する１個により処理されるビデオデータを蓄え
るｒ個のRAMの個々の１個への蓄積されたビデ
オデータを転送する。詳細にいえば、ｒ個の内部
データ母線のｊ番目の１個は、ｊ番目の母線制御
器により選択されたデータ語のブロツクをｒ個の
RAMのｊ番目の１個へ転送する。更に、ｊ番目
の内部母線は、ｊ番目プロセツサを、ｊ番目の
RAMの中の選択されたデータ語をアクセス（読
み／書き）するよう動作可能にする。従つて、第
１データ母線は、ビデオ発生手段として同一画素
処理データ周期で作動されねばならず、ビデオデ
ータ語ブロツクの受信と蓄積の後に、各内部デー
タ母線と、対応するRAMおよびプロセツサは、
ほぼ１／ｆに等しい率で最初の周期から減少され
た第２の画素処理データ周期で作動する。

利点は、余分な時間が複数のプロセツサ間の時
分割通信により消費されないことである。従つ
て、きわめて高速のビデオデータ周期は、内部母
線および母線制御器およびプロセツサの数を増や
すことにより比較的低速プロセツサを用いても維
持される。従つて、プログラム可能画像処理は、
用いられるプロセツサの速度にかかわらずリアル
タイムで成される。その為、各プロセツサがプロ
グラム可能である故に、プロセツサにより実行さ
れる。画像強調アルゴリズムは、多様性を更に向
上させた撮像装置の作動中に変更される。従つ
て、リアルタイムで特定場面を観測中、撮像装置
は、先ず１様式で画像増加のためのローカル平均
化アルゴリズムを実行し、追加情報を供給するた
めビデオデータのエツジ検出アルゴリズムを実行
するように直ちにプログラムされ直される。上述
のように装置は、最近手に入るマイクロプロセツ
サを用いて５メガヘルツのビデオデータ周期を維
持できる。

この発明は、階層的母線の第２層を付加し最近
手に入るマイクロプロセツサを用いて30メガヘル
ツのビデオデータ周期を維持できる。第２層母線
は、複数のバツフアを備え、各バツフアは、ｒ個
のの母線制御器の対応する分数ｒ／ｓおよびビデ
オデータ手段間のデータ語の転送を制御する。各
バツフアは、バツフアメモリと、ビデオデータ手
段からビデオデータ語を受信するためにデータ母
線に接続されている第１バツフア母線制御器とを
含む。第１バツフア母線制御器は、ビデオフレー
ム毎にビデオデータ語のブロツク若しくはその１
部分をバツフアメモリで選択し、かつ蓄積する。
バツフアは、ｒ個のRAMの特定１個に於いて蓄
えられるべきデータを分類するところのｒ個の母
線制御器の特定１個へ接続される中間母線へ、バ
ツフアメモリの中に蓄えられる選択されたデータ
語のブロツクを出力するため、バツフアメモリへ
接続される第２バツフア母線制御器を含む。デー
タ母線は、前述したように、ビデオ発生手段で発
生した周期に等しい第１画素処理データ周期で作
動し、従つて中間データ母線は、実質的に１／ｓ
に比例する率により第１データ周期より減少させ
られた第２画素処理データ周期で作動し、更に内
部データ母線は、実質的に１／（ｒ×ｓ）に比例
する率により第１データ周期より更に減少された
画素処理データ周期で作動する。処理能力の増加
は、階層的母線構造を介してビデオデータ語の選
択されたグループの分類を系列的に制御するバツ
フアの追加母線層を付加することによりこの発明
で成しとげられ、従つて事実上如何なるビデオデ
ータ周期でもリアルタイムでプログラム可能画像
処理を成しとげるため最近手に入るマイクロプロ
セツサの使用を可能にする。

以下図面を参照してこの発明を説明する。ビデ
オ装置と両立する撮像装置は、典型的に第１図に
示された形体の画像画素１０の平らな受光面配列
を備え、各画素１０は、例えば半導体感光性ダイ
オードのような単一画像感知素子である。第１図
の画像感知器受光面配列１は、ハウズ（Howes）
他著作「チヤージ・カツプルド・デバイス・アン
ド・システムズ（Chage Coupled Devices and
Systems）」、ウイリイ＆サンズ（Wiley＆Sons）、
ニユーヨーク（New York）（1979年）ページ
241ないし292；およびセキユーイン（Sequin）
他著作「チヤージ・トランスフア・デバイセス
（Charge Transfer Devices）」、アカデミツク・
プレス（Academic Press）、ニユーヨーク
（New York）（1975年）、ページ142ないし200；
の２冊に記述されているチヤージ・カツプルド・
デバイス（CCD）装置であり、上記本を参照し
ここに纒めて開示する。各画素１０の感光性ダイ
オードは、デジタル語へ変換される受光面配列上
に発光投射に応じてアナログ信号を発生する。例
えば、各画素１０よりのアナログ信号が８ビツト
デジタル語へ変換されると、８ビツト語は画素に
より感知された256個のグレーレベルの１個に応
動するということで有る。受光面配列１が標準テ
レビジヨンビデオ方式の飛越し走査方式と両立す
るためには、第１図の受光面配列は、単一ビデオ
フイールドに応じた画素１０の約480横行および
640縦列を有す。制御信号は、１秒毎に60フイー
ルド発生するように作動される。併し乍ら、この
発明は単一ビデオフイールドに於ける画素の128
行×128列を有すビデオ装置の解像度低減にも又
有用である。

第１図に示された形式の受光面配列の感度と性
能は、公知の画像処理アルゴリズムを用いること
により驚く程向上した。例えば、第１図の受光面
配列１のデジタル語出力は、画素の行ごとの直列
系列で普通多重送信される。そのような直列デー
タは、選択された何れかのアルゴリズムでプロセ
ツサにより作動される。アルゴリズムは、例えば
受光面配列により観測される画像の被写体の強調
されたエツジ検出が設けられているものが手に入
る。そのような画像処理アルゴリズムは、プラツ
ト（Pratt）著作、「デジタル・イメージ・プロセ
ツシング（Digital Image Processing）」、ウイ
リイ＆サンズ（Wiley＆Sons），ニユーヨーク
（New York）（1978年）；およびアンドリウス
（Andrews）他著作、「デジタル・イメージ・レ
ストレーシヨン（Digital Image
Restoration）」、プレンテイス・ホール
（Prentiss―Hall）、イングルウツド・クリフス
（Inglewood Cliffs）、ニユージヤージイ（New
Jersey）（1977年）；前記２冊の本を参照し、合わ
せて開示する。その様なアルゴリズムは、典型的
に画素の３行×３列で構成される画素集合（カー
ネル）によりビデオデータに対して作用する３×
３のマトリクスを備える。従つてマトリクス動作
は、画素集合の中央にあるオペランド画素に応じ
たデータ語を結果的に強調された信号値にする。
画素集合２０は第１図に示され、かつオペランド
画素１０ａに対して対称的に配置される。３×３
の画素配列はビデオデータ語の画素集合２０を備
え、オペランド画素１０ａがX_i′_j′であり、かつ次
に示すような３×３マトリクスにより定義され
る。

x_i-1′_j-1 x_i-1′_j x_i-1′_j+1 Ｘ＝x_i′_j-1 x_i′_j x_i′_j+1 x_i+1′_j-1 x_i+1′_j x_i+1′_j+1 第１図の受光面配列により観測される画像に含
まれる被写体のエツジ検出の強調は、下記のマト
リクスS₁，S₂により定義される公知のソーベル演
算器で画素集合２０に作用することにより成しと
げられる。S₁およびS₂は次の通りである。

１ ２ １ １ ０ −１ S₁＝０ ０ ０およびS₂＝２ ０ −２ −０−２−１ １ ０ −１ オペランド画素x′_i′_jは次の方程式で示される。

(1) x′_i′_j＝｜S_i＊Ｘ｜＋｜S₂＊Ｘ｜ ソーベル演算器の処理は、画素集合２０がビデ
オフレームで連続して異なる位置へ動かされるよ
うなソーベル演算器の連続する応用例の間オペラ
ンド画素１０ａのように、結局扱われる各画素１
０と同様に第１図の配列から発生される各ビデオ
フレーム毎に動かされる画素集合２０の窓として
結果的に所望される。従つて、第１図は、画素集
合マトリクスおよびソーベル演算器マトリクスが
オペランド画素１０ａに対して強調された信号値
を発生させるため方程式(1)に関して多重送信され
るところの１動作間に固体直線位置に配置された
画素集合２０として描かれる。画素集合２０は、
画素１０a′に対して強調された信号値を発生させ
るための画素集合２０′へ供給されるオペランド
画素およびソーベル演算器を適合させるようにし
たところの破線位置２０′へ続いて動かされる。
従つて、上述した解像度低減ビデオ装置の実例
で、明白なことだが、画素の128行×128列の各ビ
デオフレームは、各画素に対して強調された信号
値を発生させるためのソーベル演算器が約16000
個所望される。従つて受光面配列出力は、１秒毎
に60ビデオフレームの周期で多重送信されるので
960000個のソーベル演算器が１秒毎に所望され
る。各画素が８ビツトで構成されるビデオデータ
語に応動すれば、明らかに、ビツト周期はほぼ１
秒毎に7680000ビツトである。従つて、前記ビツ
ト周期が最近手に入るプログラム可能マイクロ―
プロセツサの容量を増加することで、ビデオデー
タが大きなメモリの中に蓄えられ、かつソーベル
演算器アルゴリズムが更に低速でプロセツサによ
つて実行されるなら、受光面配列は標準ビデオ周
期で多重送信され、ビデオフレームが受光面によ
り観測された時および強調されたビデオデータが
もたらす時の長い遅延時間差が大きな損失であ
る。

第２図を参照すれば、画素１０の受光面配列１
はプロセツサ２２に結合される。上述のように、
受光面配列１よりのビデオ出力のデータ周期は、
プロセツサ２２の周期より勝さつているので、プ
ロセツサ２２は受光面配列１よりのリアルタイム
出力に追い付けない。従つて、画像データのリア
ルタイム処理は、不可能である。画像配列１が車
両誘導装置と両立するビデオデータに直ぐ利用で
きるよう所望される。誘導車両で感知器として用
いられるなら、回路配線による論理装置がプロセ
ツサ２２の代わりに用いられるのでないような上
述したビデオデータの画像強調処理を供給するこ
とが不可能である。そのような回路配線による論
理装置は、受光面配列の多重送信されたビデオ周
期と両立するデータ周期で作動させ得る。残念な
がら、回路配線論理回路は該当する１個の特定ア
ルゴリズムのみを実行し得える。従つて、画像強
調アルゴリズムを実行するために回路配線による
論理回路を用いることは、受光面配列１の有用性
および多様性を激しく制限する。取り分け、ソー
ベル演算器を用いたエツジ検出の強調アルゴリズ
ム、および複数の数字の「１」を備える３×３マ
トリクスの形式を取るローカル平均化演算器を用
いたローカル平均化と同様なアルゴリズムとを交
互に実行するように所望される。更に、画像強調
演算器マトリクスが異なる範囲を有するよう選択
されるなら、画素集合の範囲を変更することが必
要である。そのような応用例では第２図のプロセ
ツサ２２の代わりに、回路配線による論理ネツト
ワークを用いることが不可能である。従つて、プ
ロセツサ２２の低速データ周期により課せられた
問題を技術的に解決するには、プログラム可能プ
ロセツサが受光面配列の作動中即座に選択された
如何なる範囲の異なる強調演算器を動作可能にす
るリアルタイム画像強調を用いれば良い。

第２図で破線で示された複数のプロセツサ２２
ａないし２２ｅが受光面配列１よりのビデオデー
タを時分割するなら、受光面配列１よりの画像デ
ータのリアルタイムでプログラムされた処理は、
十分に大量のプロセツサが用いられさえすればプ
ロセツサ２２の低速データ周期にかかわらず実行
されるということが明らかとなる。残念ながら、
プロセツサ間に通信が含まれる時分割を受け持つ
よう実行するため所望される付加処理時間は、単
独プロセツサ２２に対して代換された、複数のプ
ロセツサ２２ａないしプロセツサ２２ｅにより優
位な利得が実質的に減少してしまうので、各プロ
セツサの処理時間が増加する結果となる。

アービトレータ（判断器）２４が受光面配列１
とプロセツサ２２ａないしプロセツサ２２ｅの
各々間に付加され、かつそのようなアービトレー
タ２４がプロセツサ２２ａないしプロセツサ２２
ｅにより実行される以外の時分割を受け持つよう
実行するなら、アービトレータ２４は、アービト
レータ２４により実行されるプロセツサ２２ａな
いしプロセツサ２２ｅの各々へのデータのアドレ
ス指定および分類するためにデータ処理に於ける
遅延時間を付加する。この遅延は複数のプロセツ
サ２２ａないしプロセツサ２２ｅを用いることに
より優位な利得が又減少する。結果的に、標準ビ
デオデータ周期でリアルタイムでプログラムされ
た画像強調処理を実行するのが可能のようには思
われない。

多重画像複製 前述の問題は、画像強調アルゴリズムを実行す
る各々プロセツサの関連する低速データ周期にか
かわらず複数のプログラム可能プロセツサを用い
てどのようなビデオ周期でもビデオデータのリア
ルタイム画像強調処理を可能にすることがこの発
明により完全に解消される。第３ａ図を参照すれ
ば、複数のプロセツサ間の時分割若しくはアービ
トレーシヨン（判断処理）は、各プロセツサが各
ビデオフレームのブロツク若しくは指示された部
分のみで受信されるような、複数のプロセツサ間
の多重画像複製信号を同時に配分することにより
この発明で必要としなくなる。従つて、受光面配
列１は、マルチプレクサ１ａの中に受光面配列１
の出力信号を直列的に多動送信（マルチプレク
サ）し、更にアナログ―デジタル変換器１ｂで計
数化（デジタイズ）し、更に母線制御分配器（デ
イストリビユータ）３２へデータ母線３０を介し
て転送される。母線制御分配器３２は行により受
光面配列１よりのビデオデータを分類し、更に画
像強調アルゴリズムを実行するようにプログラム
された対応する複数のプロセツサ３８の１個に
夫々別個に付随する複数のRAM３６の夫々へ選
択された行を分配する。例えば、画像強調アルゴ
リズムがビデオ画素の３×３の画素集合に作用す
るところの３×３マトリクス回路を備えているソ
ーベル演算器なら、母線制御分配器３２は、各ビ
デオフレーム中のビデオデータ語の３行（第１図
で受光面配列１の中の画素１０の３行に相当す
る）をRAM３６の個々の１個に連続して蓄える
ようもたらす。例えば、RAM３６ａは、受光面
配列１よりのビデオデータ語の第１、第２、第３
行の最初の３行を受信し、更に第２のRAM３６
ｂは第２、第３、第４のデータ語を受信する、
等々、等々。従つて、第１のRAM３６ａに付随
する第１のプロセツサ３８ａは、受光面配列１の
第２行中の各ビデオデータ語に対する強調された
値を発生するのに必須のビデオデータ語の３×３
の画素集合の全部をアクセスする。併し乍ら、こ
の発明はこの実例で述べられた３×３の画素集合
以外で構成された装置に対しても等しく有用であ
るのはいうまでも無い。

データ構成 上述したことは、この発明の応用例が演算器に
対して３×３の画素集合を所望するように説明さ
れた第３ｂ図および第３ｃ図で図示された実例と
参照することにより良く理解される。第３ｂ図は
他のRAM３６と同様のRAM３６ａの構成を示
す。RAM３６ａはこの実例で４等分された領域
（クワドラント）４５，４６，４７および４８に
分割される。RAM３６ａの領域４５は、母線制
御分配器３２により分配されかつ蓄積されたとこ
ろのビデオフレームの第１行よりのビデオデータ
語を蓄積する。同様に、第２領域４６は、ビデオ
データ語の第２列を蓄積し、更に領域４７はビデ
オデータ語の第３行を蓄積する。領域４８は
RAM３６ａ中に蓄積されるデータ語の各々３×
３画素集合へ画像処理演算器の適用による第２行
中にオペランドビデオデータ語の各々を発生され
た強調信号値の蓄積を順次する。プロセツサ３８
ａは領域５３に蓄えられるための強調されたデー
タ語を発生するように領域４５，４６および４７
に蓄積されたビデオデータ語の連続する３×３の
画素集合に作用するようRAM３６ａと連動す
る。

１実例で、受光面配列１は画素の128行×128列
で構成され、それ故各領域４５，４６，４７およ
び４８は128語ののデータ語を蓄積するに十分な
メモリを有し、各データ語は上述したように256
個のグレーレベルを表わす８ビツトで構成され
る。第３ｃ図は、受光面配列により発生される各
ビデオフレームより受信されるビデオデータの構
成を示す。通常の場合で、ビデオデータ語のM₁
列およびM₂行は各ビデオフレームを表わす。プ
ロセツサ３８により作用される画素集合は、ビデ
オデータ語のL₁列およびL₂行で構成され、かつ
ビデオデータ語のM₁列を左から右に横切るよう
連続して動かされねばならない。母線制御分配器
３２は、複数のRAM３６のＪ番目の１個が初め
の３領域４５，４６および４７の中に夫々別個に
ビデオデータ語のｊ−１番目行、ｊ番目行、およ
びｊ＋１番目行を受信するような様式で作動す
る。ビデオデータ語が多重送信系列に従つて連続
するメモリ番地の夫々に該当するなら、各ビデオ
フレーム中の最初のビデオデータ語のメモリ番地
Ｋは１に等しく、従つて各ビデオデータフレーム
中の最後のビデオデータ語の番地は第３ｃ図に示
すようにM₁×M₂に等しい。更に、RAM３６の
ｊ番目の１個に蓄積される最初のビデオデータ語
の番地は、Ｋ＝（ｊ−L₂−１／２＋１）M₁＋１で与 えられ、更にｊ番目のRAMに蓄積される最後の
ビデオデータ語の番地は、 Ｋ＝（ｊ−L₂−１／２＋１）M₁＋（M₁×L₂）により 与えられる。

内容からいえば、第３ａ図はビデオデータ語の
各行の複製が３個の異なるRAMに蓄積されるよ
う示される。ビデオデータ語の各々行を複製する
ところのRAM３６の数は、作用される画素集合
の範囲に応じて均等に分配される。例えば、ビデ
オデータ語の４行×４列を備える画素集合がプロ
セツサ３８の中にプログラムされた演算器により
所望されれば、ビデオデータ語の各行はRAM３
６の４個の連続する夫々に蓄積される。ビデオデ
ータ語複製のそのような同時分配方式の利点は、
第２図に関連して前述したようなアービトレーシ
ヨン若しくは複数のプロセツサ３８間のビデオデ
ータ語の時分割が完全に不必要になるということ
である。従つて、複数のプロセツサ３８により実
行された唯一の処理は、RAM３６の各々に既に
蓄積された連続する画素集合上に作用する画像強
調アルゴリズムの単純な計算である。この発明に
より維持される１秒毎のビデオフレームの数は、
母線制御分配器３２が多重ビデオデータ複製を同
時に分配するところのRAM３６およびプロセツ
サ３８の数に直接比例する。

タイミング 第４図はデータ語の単一ビデオフレーム転送中
時間の短い間隔に於ける第３ａ図の複数のプロセ
ツサ３８のタイミングを図示する。第４図の時間
t₁₀で、母線制御分配器３２は、RAM３６ａ，３
６ｂおよび３６ｃ中にビデオデータ語の第３行を
読み込み始める。時間t₁₁で、母線制御分配器３
２は、第３ビデオデータ行の転送を完了し、、更
にRAM３６ｂ，３６ｃおよび３６ｄへの第４ビ
デオデータ語行の転送を始める。時間t₁₂で、第
４ビデオデータ語行の転送は完了し、更に母線制
御分配器３２はRAM３６ｃ，３６ｄおよび３６
ｅへの第５ビデオデータ語行の転送を始める。時
間t₁₃で、第５ビデオデータ語行の転送が完了し、
その結果RAM３６ｃはビデオデータ語の全３行
を蓄積し終る。プロセツサ３８ｃは、第４データ
語行に於ける各データ語に囲まれた３×３画素集
合の連続する各々１個に作用し始める。第１図に
示された、形体の３×３画素集合即ち窓が時間
t₁₃′での初期時はRAM３６ｃに蓄積されるビデオ
データ語の３行を左から右に横切るよう効果的に
動かされる。

第３ｂ図を参照すると、プロセツサ３８ｃによ
り作用されるビデオデータ語の第１図の画素集合
は、例えばRAMをRAM３６ｃとすれば、RAM
３６ｃの斜線を付けたセルに位置づけられ、かつ
合計９個の８ビツト語で構成される。時間t₁₄で、
プロセツサ３８ｃは１個の８ビツト結果語を備え
る強調された値を発生するように第１の画素集合
上への作用を完了し、更に前記８ビツト結果語は
RAM３６ｃの結果領域４８の斜線を付けられた
セルに蓄積される。従つて、結果が蓄積されると
直ぐに、プロセツサ３８ｃはビデオデータ語の第
２画素集合上に作用し始める。時間t₁₅で、RAM
３６ｃに蓄積されるビデオデータ語の全部の画素
集合は、プロセツサ３８ｃにより処理され、それ
によりプロセツサ３８ｃはRAM３６ｃの結果領
域４８に蓄積される結果データ語を、データコレ
クシヨンネツトワーク４０に呼び出し、更に出力
データ母線４２へ転送されるようもたらす。時間
t₁₃，t₁₅間でプロセツサ３８ｃにより処理される
ビデオデータ語の数はプロセツサ３８ｃが作用す
るところの平均画素処理周期で定義することが理
解される。時間t₁₆で、RAM３６ｃの結果領域４
８より結果信号の転送は完了する。その間に、近
接するプロセツサ３６ｄは、RAM３６ｄに結果
データ語を蓄積しかつ計算し、更に結果データ語
は、時間t₁₇の初期にデータコレクシヨンネツト
ワーク４０へ転送される。

階層的母線 この発明の好ましい実施例の階層的母線構造
は、第５ａ図に示される。受光面配列１は、母線
制御分配器３２を備える複数の母線制御器３２ａ
へ同時に分配するためのデータ母線３０上に負荷
されるところの上述された多重直列配列でビデオ
データ語を発生する。各プロセツサ／メモリ対３
８，３６へのビデオデータ語の転送は、母線制御
器３２ａの個々の１個により制御される。各プロ
セツサ／メモリ対３８，３６よりの結果データ語
の出力信号は、出力母線制御器４０により制御さ
れる。

各母線制御器３２ａは対応する内部データ母線
３４を介してプロセツサ３８の個々の１個により
アクセスされるRAM３６の個々の１個への所定
の番地範囲にビデオデータ語を分類し、更に転送
する。多数の母線制御器３２ａは、多数の内部デ
ータ母線３４を用いて、多数のプロセツサ／メモ
リ対３８，３６へ応動する。

受光面配列１は、各ビデオデータ語のための14
ビツト番地語を発生させるところの番地信号発生
器１ｃを含み、各番地語は、受光面配列１の128
行×128列に於けるほぼ16000画素の各々の個々番
地を表わす。上の実例で述べたように、番地信号
発生器１ｃは、各ビデオフレームの初めに数字０
からスタートし、更に2¹⁴−１（若しくは128×128
−１）がビデオフレームに最後のビデオデータ語
の番地Ｋ＝M₁×M₂−１＝2¹⁴−１へ応じたビデ
オフレームの最後に至達するまで連続してカウン
トを始める。番地母線３１は母線制御器３２の
各々へ対応する各々ビデオデータ語を分配する。
内部番地母線３５は、対応するプロセツサ３８に
よりアクセスされる対応するRAM３６へ対応す
る母線制御器３２ａより選択されたビデオデータ
語の各各を転送する。

母線制御器 第５ｂ図を参照すれば、各々母線制御器３２ａ
は、データ母線３０へ結合される８ビツトデータ
レジスタ５０と、番地母線３１へ結合される14ビ
ツト番地レジスタ５２と、番地レジスタ５２とデ
ータレジスタ５０とへ結合され、かつ対応する内
部データ母線３４と対応する内部番地母線３５と
へ夫々別個に結合されるところのサブプロセツサ
５４とを含む。内部サブプロセツサ５４は、対応
するRAM３６に蓄積するため特定母線制御器３
２ａへ夫々に該当する所定の番地範囲を有する確
定データ語を分類し、かつ選択するよう作動す
る。例えば、作用されるビデオデータ語の画素集
合が３行×３列で構成されるなら、上述の実例の
ように、ｒ個の母線制御器３２ａのＪ番目の１個
のサブプロセツサ５４は、第３ｃ図に示されたビ
デオデータ語のｊ−１番目、ｊ番目およびｊ＋１
番目の３行を限定した番地範囲内にあるそのよう
なデータ語をRAM３６のｊ番目の１個に蓄積す
るために選択する。

ｒ個の母線制御器３２ａのｊ番目の１個サブプ
ロセツサ５４の動作は次のようである。ビデオデ
ータ源即ち受光面配列１の各時間は、上述した多
重直列系列でビデオデータ語の１個を転送、ビデ
オデータ語の「複製」はデータ母線３０により全
部の母線制御器３２ａへ同時に分配される。それ
と同時に、転送ビデオデータ語の番地へ応じた番
地語の「複製」は、全部の母線制御器３２ａへ番
地母線３１を介して同時に分配される。ビデオデ
ータ語は、母線制御器３２ａの各々のデータレジ
スタ５０に直ぐにもたらされ、更に対応する番地
語は母線制御器３２ａの各々の番地レジスタ５２
に直ぐにもたらされる。各サブプロセツサ５４
は、母線制御器３２ａの該当番地範囲で番地レジ
スタ５２に含まれる番地Ｋを備える。各母線制御
器３２ａおよびサブプロセツサ５４は、母線制御
器３２ａの該当するｊ番目による異なる番地範囲
に該当することが明白となる。（各々母線制御器
３２ａは、１個とｒ個間のＪ番目に該当し、ｒ個
は母線制御器３２ａの合計数である。）レジスタ
５２に含まれる番地Ｋが母線制御器３２ａの該当
範囲内にないなら、サブプロセツサ５４は何も作
動せず、更にデータ母線３０および番地母線３１
へ別個にもたらされるよう待機する。他方、レジ
スタ５２に含まれる番地Ｋがｊ番目母線制御器３
２ａの該当する範囲内にあれば、データレジスタ
５０に蓄積されるビデオデータ語および番地レジ
スタ５２に蓄積される番地語は、ｒ個の内部デー
タ母線３４およびｒ個の番地母線３５のｊ番目の
１個へ別個にサブプロセツサ５４を介して転送さ
れ、更にビデオデータ語の番地Ｋにより決定され
た系列的な該当位置にｒ個のRAM３６ａのｊ番
目の１個に蓄積される。この処理は、ビデオデー
タ語の３行すべてがｊ番目のRAM３６に蓄積さ
れるまで連続する。

ｒ個の母線制御器３２ａのｊ番目の１個のサブ
プロセツサ５４は、番地がｒ個のRAM３６のｊ
番目の１個に蓄積される最後のビデオデータ語で
有るかどうか、を決定するよう該当範囲内にある
番地Ｋを有す各ビデオデータ語の番地を検査す
る。この検査は、最後のデータ語が選択されるの
を決定するようｊ番目の母線制御器３２ａのサブ
プロセツサ５４にもたらされた時はいつでも、ｊ
番目のプロセツサ３８がｊ番目のRAM３６に蓄
積されるビデオデータ処理を開始するように制御
母線３５ａを介してｊ番目のメインプロセツサ３
８へ通報する。

母線制御器３２ａの改良された実例は、第５ｃ
図に示される。サブプロセツサ５４およびレジス
タ５０，５２の代わりに、第５ｃ図の改良された
母線制御器は、番地母線３１へ結合された入力端
５５ａと、ゲート５６の制御入力端５６ａへ結合
される出力端５５ｂとを有すRAM５５を含む。
ゲート５６は、データ母線３０へ結合されるデー
タ入力端５６ｂと、内部データ母線３４へ結合さ
れるデータ出力端５６ｃとを有す。RAM５５
は、メモリ入力端５５ａに受信される番地語に応
じて制御入力端５６ａでゲート５６を介してデー
タ語の転送を制御するようプログラムされる。メ
モリ５５は、ビデオデータ語が第５ｂ図に関連し
て上述したような方法で、ゲート５６を介してデ
ータ母線３０より内部データ母線３４へ分類さ
れ、かつ転送される。従つて、第５ｂ図に関連し
て上述された番地範囲は、第５ｃ図の母線制御器
のメモリ５５中にプログラムされる。該当範囲内
にある番地語が入力端５５ａで受信された時、
RAM５５は、対応するデータ語をデータ母線３
０より内部データ母線３４へ転送するようゲート
５６にもたらすところのゲート５６の制御入力端
５６ａへ入力可能（イネーブル）信号５６を伝送
する。

内部番地母線３５は、番地母線３１からの番地
語を直接受信するために結合される必要はない。
その代りに、番地語は、メモリ５５中の対応する
ビデオデータ語の蓄積された位置および受入配列
に関してRAM５５により内部番地母線３５に独
立して発生される。

ｊ番目のプロセツサ３８がｊ番目のRAM３６
に蓄積される全部のビデオデータ語を完全に処理
すると直ぐ、出力母線制御器４０へ通報する。好
ましくは、母線制御器３２ａは、制御母線３５ａ
を介して、出力母線制御器４０へ通報するようプ
ロセツサ３８へ命令を下す。応動中、出力母線制
御器４０は、出力データ母線４２上のｊ番目の
RAM３６の結果領域４８に蓄積される結果デー
タ語の各々を直列系列で転送する。この発明の各
種実施例で、各母線制御器４０より出力番地母線
４３の対応する各番地語を同時に出力するのが望
ましい。この意図により、各出力母線制御器４０
は、内部データ母線３４が出力データ母線４２に
結合され、かつ番地母線３５が番地母線４３に結
合されるところのサブプロセツサ４０ａを含む。
出力母線制御器４０のｊ番目の１個のサブプロセ
ツサ４０ａは、ｊ番目のRAM３６の結果領域４
８に蓄積される結果データ語をアクセスするよう
にｊ番目のメインプロセツサ３８により与えら
れ、更にそれらの番地の系列で出力データ母線４
２上に結果語を転送するよう、前述の通報に応答
するようプログラムされ、それから出力番地母線
４３上の対応する番地語を同時に転送する。

階層的母線構造の重要な利点を第５ａ図に示
す、従つて入力データ母線３０は受光面配列１よ
りのデータ語の多重送信された直列出力信号に等
しい平均画素処理データ周期で作動し、各RAM
３６に選択されたビデオデータ語の次の蓄積をす
る内部データ母線は、ｒがプロセツサ３８ａの数
に等しいとすると、１／ｒに実質的に比例した率
により入力データ母線３０より減少されたところ
の画素処理データ周期で作動する。それ故、母線
は２種レベル階層中に分割され、その内高レベル
母線３０，４２は受光面配列１よりのビデオデー
タ語の多重送信された直列出力周期に応じた高速
周期で作動し、更に低レベル内部データ母線３４
は、著しく減少された画素処理周期で作動し、そ
れ故各プロセツサ３８の計算周期と両立する。各
プロセツサ／RAM３８，３６が画素集合の全部
の行を形成するのに必要な各データ語の個々の複
製を受信するのに、この装置に於いては付加処理
時間は加えられない。結果的に、時分割若しくは
アービトレーシヨンは必要ではない。上述のよう
に、そのような時分割若しくはアービトレーシヨ
ンは、複数のプロセツサ３８が用いられる利点を
実質的に相殺されるところの遅延時間が付加され
る。

装置レイアウト 第６図にデータ母線および番地母線の配置を示
し、ホストコンピユータ６０を動作可能にし、各
プロセツサ３８をプログラムし、かつ各母線制御
器３２ａにサブプロセツサ５４をプログラムする
ように、インターフエース６２を介して番地母線
３１およびデータ母線３０とをアクセスする。プ
ロセツサ３８の各々は、小型の半導体基板上に形
成されたマイクロプロセツサである。メインプロ
セツサ３８およびサブプロセツサ５４上にホスト
コンピユータにより作用される制御よりもたらさ
れた利点は、各メインプロセツサ３８により実行
される画像強調アルゴリズムが受光面に感知され
る場面の状態により顧客に異なる画像強調アルゴ
リズムを選択するように、受光面配列１の作動中
変更されるということである。例えば、顧客はプ
ロセツサ３８の各々の中にプログラムするように
ソーベル演算器を選択する。観測された結果が希
望にそぐわなければ、出力データ母線４２から出
力ビデオデータに異なる画像を提供するよう、顧
客は、ローカル平均化アルゴリズムのような別の
アルゴリズムを早急に選択する。他の画像強調ア
ルゴリズムは、メインプロセツサ３８の中にプロ
グラムされる。そのようなプログラムは、プロセ
ツサ３８により作動されるビデオデータ語の画素
集合の範囲が変えられるのを所望する。例えば、
ソーベル演算器の場合、３×３の画素集合が所望
される。又別に、他の演算器は、例えばビデオデ
ータ語の５列×５行で構成される画素集合が所望
される。従つて、各母線制御器３２ａに該当する
番地範囲は、サブプロセツサ５４の各々を再プロ
グラムすることによつて拡張されねばならず、そ
れ故ビデオデータ語の３行の代わりの５行は、対
応するプロセツサ３８により発生される128個の
８ビツト結果データ語を蓄積するためメモリセル
の第６番目のセツトを加えた128個の８ビツト語
の５行を蓄積するための５セツトを含む各RAM
３６に蓄積される。ホストコンピユータ６０は、
画素集合２０限定されるよう処理される窓の範囲
を増加又は減少し、かつメインプロセツサ３８の
各々に蓄積される画像強調アルゴリズムを変更す
るため用いられる。従つて、この発明は、ビデオ
データ周期とプロセツサ計算周期間の差にかかわ
らずビデオデータのプログラム可能リアルタイム
画像強調処理を容易にし、更に作用されるべき画
素集合の範囲および画像強調アルゴリズムの早急
な変更のためホストコンピユータにより再プログ
ラムされるプロセツサの画像強調アルゴリズムを
可能にする。

ビデオデータ語が多重送信される直列データ周
期で増加するよう所望されるなら、母線制御器３
２ａ、およびプロセツサ３８、およびメモリ３６
の数を増やしてやるだけで良く、従つて１／ｒは
受光面配列１および各個々のプロセツサ３８間の
異なる画素処理データ周期を表わす。プロセツサ
３８の合計数ｒは、サブプロセツサ４０ａ，５４
のいずれかのデータ周期の上限に到るまで増加さ
れる。受光面配列１のビデオデータ周期が更に増
加するには、階層的母線制御の付加レベルを用い
ることを必要とする。

付加階層的母線 第７ａ図を参照すれば、階層的母線制御に付加
される（第３）レベルは、第５ａ図で示された形
体のｒ個のプロセツサ／メモリ対３６，３８の複
数のグループ７０で成され、更にデータセツトと
選択バツフア７２の各々は、受光面配列１と順次
結合されるよう、別個に高速データ母線７４と番
地母線７５更にプロセツサ／メモリ対３６，３８
の１個のグループ７０のデータ母線３０と番地母
線３１間に個々に結合される。プロセツサ／メモ
リ対３６，３８の各グループ７０の出力データ母
線４２と番地母線４３は、高速出力母線８２へ
個々のデータバツフア／シーケンサ８０を介して
結合される。データと選択バツフアの各々は、対
応するデータ母線３０へ転送するため個々のバツ
フア７２へ該当する所定の番地範囲にある各ビデ
オフレーム中のビデオデータ語のみを選択するこ
とにより受光面配列１の高速ビデオデータ周期か
らプロセツサ／メモリ対３６，３８の対応するグ
ループ７０を影響されないようにする。結果的
に、各プロセツサ／メモリグループ７０がｒ個の
プロセツサ／メモリ対３６，３８を備え、かつｓ
個のプロセツサ／メモリグループ７０が受光面配
列１よりのｓ個のデータと選択バツフア７２によ
り干渉を受けないよう保護された装置に於いて、
内部データ母線３４の平均画素処理データ周期
は、１／（ｒ×ｓ）に実質的に比例する率により
受光面配列１の画素周期より減少される。従つ
て、ビデオ発生源即ち受光面配列１が１秒毎にｄ
語の周期でビデオ語を発生するなら、高速データ
母線７４と高速出力データ母線８２は、１秒毎に
ｄ語に実質的に比例した画素処理データ周期を有
し、従つてデーータ母線３０と出力データ母線４
２は、１秒間にｄ／ｓ語に実質的に比例する減速
された画素処理データ周期を有し、かつ内部デー
タ母線３４は、１秒毎にｄ／（ｒ×ｓ）に等しい
非常に低速の画素処理データ周期で作動する。

データおよび選択バツフア 第７ｂ図の単純化された構成図を参照すれば、
各データと選択バツフア７２は、第５ｂ図に示さ
れたバス制御器３２ａと同様な形式の母線制御器
９０とを備え、データ母線７４へ結合されるデー
タレジスタ９２と、番地母線７５へ結合される番
地レジスタ９４と、更にデータレジスタ９２と番
地レジスタ９４とへ結合されるサブプロセツサ９
６とを備える。母線制御器９０は第５ｃ図の改良
された形体として置き換え得る。バツフア７２
は、サブプロセツサ９６の出力端９６ａから、バ
ツフアプロセツサ９８とバツフアメモリ１００の
各々に結合される。母線制御器９０と同様な第２
母線制御器１０２は、メモリ１００に結合される
第２母線制御器１０２の入力端１０２ａと、対応
する中間データ母線３０および番地母線３１へ接
続される出力端１０２ｂとを有す。第７ｂ図に関
連して示したのは、第７ａ図に示されたプロセツ
サ／メモリ対の各グループ７０が、第５ａ図に示
された複数のプロセツサ／メモリ対３８，３６と
同様のものであるということで、母線制御器出力
端１０２ｂが結合されているデータ母線３０およ
び番地母線３１を含む。

バツフア母線制御器９０の内部プロセツサ９６
は、他の複数のバツフア７２に該当する番地範囲
と異なるところのバツフア７２へ該当する所定番
地範囲にある番地語を受け入れるようプログラム
される。このビデオデータ語の複製は、複数のバ
ツフア７２の各データレジスタ９２へデータ母線
７４により同時に分配される。それと同時に、複
数のバツフア７２の各番地レジスタ９４は、番地
母線７５より対応する番地語の複製を受信する。
バツフア７２の特定な１個で、サブプロセツサ９
６は、レジスタ９４に蓄積された番地語が前記バ
ツフア７２に該当する番地範囲内にあるよう確定
すれば、サブプロセツサ９６は、レジスタ９４に
蓄積された番地語に応じた場所に、バツフアメモ
リ１００に蓄積されるためのレジスタ９２中の対
応するビデオデータ語をもたらす。一方サブプロ
セツサ９６は、番地語が前記バツフア７２の該当
範囲内に存在しないのが確定すると、サブプロセ
ツサ９６は何も作動せず、かつビデオ発生源即ち
受光面配列１より発生されるべき次のビデオデー
タ語の発生を単に待機する。サブプロセツサ９６
は、該当アドレス範囲内に最後のビデオデータが
バツフアメモリ１００に蓄積されているのが確定
すると直ぐ、出力母線制御器１０２へ上述のよう
に通報する。出力母線制御器１０２は、バツフア
メモリ１００に蓄積される各ビデオデータ語を１
度に１個アクセスするよう作動を開始し、かつデ
ータ母線３０上へデータ語を転送し、更に番地母
線３１に対応する番地語を同時に転送する。この
時、プロセツサ／メモリ対のグループ７０は、出
力番地母線４３上の対応する番地語および出力デ
ータ母線４２上の結果データ語を転送するよう第
５ａ図、第５ｂ図に関連して上述されたと同様に
作動を始める。

データバツフア／シーケンサ８０は、バツフア
と、メモリと、プロセツサを備え、更に前記メモ
リ即ちメモリ８０ａへ対応する出力母線４２上に
転送された結果データ語を蓄積する。データバツ
フア／シーケンサ８０は、固有の時系列で、高速
出力母線８２上のバツフアメモリ即ちメモリ８０
ａへ蓄積されるべき結果データ語を転送するとこ
ろのサブプロセツサ８０ｂを含む。結果データ語
は、１秒間にｄ／ｓに比例する中間画素周期で出
力データ母線４２に転送され、データバツフア／
シーケンサ８０は、そのメモリ部即ちメモリ８０
ａに前記結果データ語をしばらくの間蓄積する。
続いて、サブプロセツサ８０ｂは、１秒間にｄ語
に比例する高速ビデオ画素周期で、高速出力母線
８２上に出力されるよう結果語をもたらす。従つ
て、複数のｓデータバツフア／シーケンサ８０の
各々は、高速ビデオデータ周期でメモリ８０ａに
蓄積される結果語を転送するよう所望される受光
面配列による短時間の窓動作中高速出力データ母
線８２をしばらくの間制御する。１個のデータバ
ツフア／シーケンサ８０に蓄積された結果データ
語が高速出力データ母線８２上に連続して転送さ
れてしまつた後、近接データバツフア／シーケン
ス８０′は、高速出力データ母線８２の制御をし、
かつ前記データバツフア／シーケンサ８０′のサ
ブプロセツサ８０b′の制御り下に同様な方法で、
前記データバツフア／シーケンサ８０′のメモリ
８０a′に蓄積された結果データ語を転送する。

複数のバツフア７２を用いたことにより得た利
点は、データ母線３０の画素処理データ周期が、
データ母線７４に結合されたバツフア７２の合計
数をｓと定めれば、１／ｓに実質的に比例する率
により高速データ母線７４の画素周期より減少さ
れるということである。

既に記したように、各データ語は、受光面配列
より発生されたビデオデータ語の多重送信された
直列出力で発生した配列に応じた番地Ｋに該当す
る。各バツフア７２は、個々に該当した番地範囲
内に番地Ｋを有すそれらビデオデータ語のみを対
応するデータ母線３０へ転送する。各バツフア７
２は、バツフア７２の合計数がｓと定めれば、ｓ
から１の範囲の連続数に該当する。

第６図に示されたホストコンピユータ６０は、
インターフエース６２を介してデータ母線７４、
および番地母線７５へ結合される。ホストコンピ
ユータは、バツフアプロセツサ９６、母線制御サ
ブプロセツサ５４、およびメインプロセツサ３８
の各々を再プログラムするか、若しくは急速にプ
ログラムするように用いられる。従つて、ホスト
コンピユータ６０は、上述された方式に関連した
該当番地範囲にある番地レジスタ９４に蓄積され
た番地語に応動する各バツフアプロセツサ９０を
プログラムする。又、ホストコンピユータは、作
動中急速な画像強調アルゴリズムを顧客が変更で
きるよう上述した方式で、メインプロセツサ３８
およびサブプロセツサ５４をプログラムする。

【図面の簡単な説明】

この発明は添付図面を参照することにより都合
良く理解され、第１図は画像画素のビデオフレー
ムに於ける単一画素集合を形成する受光面配列の
データの窓の動きを示す；第２図は画像処理のた
めの各種従来技術の技法を示す単純化された構成
図；第３ａ図はこの発明に係わる多重画像複製装
置を示す単純化された構成図；第３ｂ図は第３ａ
図の多重画像複製装置に於ける１個のデータレジ
スタのデータ構成を示す単純化された構成図；第
３ｃ図はこの発明に係わる処理された単一ビデオ
フレーム中のビデオ語の構成を示す構成図；第４
図は第３ａ図の装置の動作のタイミングを示す；
第５ａ図はこの発明の階層的母線構造の単純化さ
れた構成図；第５ｂ図は第５ａ図に示された階層
的母線構造に用いられた単一母線制御器の単純化
された構成図を示す；第５ｃ図は第５ｂ図の母線
制御器の改良された形体を示す単純化された構成
図；第６図はこの発明の好ましい実施例を示す構
成図；第７ａ図は複数のデータと選択バツフアを
用いた最つとも高速なビデオデータ周期を有すこ
の発明の又別の実施例の構成図を示す；第７ｂ図
は第７ａ図の１個のデータと選択バツフアを単純
化して示す構成図。 １…受光面配列、１０…画素、２０…画素集合
（カーネル）、１０ａ…オペランド画素、２２…プ
ロセツサ、２４…アービトレータ（判断器）、３
８，３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ…
プロセツサ、３６，３６ａ，３６ｂ，３６ｃ，３
６ｄ，３６ｅ…RAM。

Claims (1)

1. 【特許請求の範囲】 １ 各ビデオ画素が２次元マトリツクスに配列さ
   れたビデオ画像を供給するビデオ画像源と； 前記ビデオ画像源から出力されたビデオ画像を
   多重化するマルチプレクサ手段と； 前記マルチプレクサ手段により多重化されたビ
   デオ画像をデイジタイズするデジタイザ手段と； 前記デジタイザ手段と接続され、前記デジタイ
   ザ手段からのビデオ画像を同時に供給する手段
   と； 前記ビデオ画像を同時に供給する複数のバスコ
   ントローラ手段であり、前記ビデオ画像を同時に
   供給する手段により供給されたビデオ画像が自分
   に割り当てられたビデオ画像データかどうかを判
   断する複数のバスコントローラ手段と； 前記各バスコントローラ手段と１対１に接続さ
   れ、前記バスコントローラ手段からのビデオ画像
   データおよび演算データを転送する複数の内部バ
   ス手段と； 前記複数の内部バス手段に１対１に接続され、
   前記各バスコントローラ手段から供給されたビデ
   オ画像データを格納する複数のメモリ手段と；お
   よび 前記複数のメモリ手段と前記複数の内部バス手
   段を介して１対１に接続され、前記各メモリ手段
   に格納されたビデオ画像データを読み出し所定の
   演算を行なう複数のプログラマブルプロセツサと
   で構成されることを特徴とする撮像装置。 ２ 前記複数の内部データバス手段、メモリ手
   段、およびプロセツサは、前記ビデオ画像を同時
   に供給する手段の１／ｒ（ｒは前記複数のプロセ
   ツサの台数）の処理速度で動作することを特徴と
   する特許請求の範囲第１項記載の撮像装置。 ３ 前記複数のプログラマブルプロセツサにより
   演算されるアルゴリズムはイメージエンハンスメ
   ントアルゴリズムとローカルアベレージングアル
   ゴリズムとを含み、前記２つのアルゴリズムの一
   方から他方への切り替えを実行できるように再プ
   ログラム可能であることを特徴とする特許請求の
   範囲第１項記載の撮像装置。 ４ 前記複数のバスコントローラ手段と、プロセ
   ツサ手段と、メモリ手段とで１つの処理グループ
   を形成し、前記処理グループを複数設け、前記ビ
   デオ画像源と前記処理グループとの間に前記各処
   理グループに１対１に対応して、前記ビデオ画像
   源と前記複数のバツフア手段（ｓ個）に対応した
   プロセツサ（ｒ／ｓ個）との間のデータワード転
   送を制御する複数のバツフア手段をさらに有し、
   各バツフア手段は： バツフアメモリ１００と； 前記ビデオ画像を同時に供給する手段に接続さ
   れ、前記ビデオ画像データを受け取り、自己に割
   り当てられたビデオ画像を前記バツフアメモリに
   格納する第１バツフアバスコントローラ９０と；
   および 前記バツフアメモリ手段に接続され、前記バツ
   フアメモリに格納されたビデオ画像データを前記
   対応する内部バス手段に供給する第２バツフアバ
   スコントローラ１０２ａとを有することを特徴と
   する特許請求の範囲第１項記載の撮像装置。 ５ 前記ビデオ画像を同時に供給する手段は、前
   記ビデオ画像源と同じ処理速度で動作し、前記複
   数の内部バスは前記ビデオ画像を同時に供給する
   手段の１／ｓ（ｓはバツフアの数）の処理速度で
   動作することを特徴とする特許請求の範囲第１項
   記載の撮像装置。