JPH02210532A - ２の補数符号処理装置 - Google Patents
２の補数符号処理装置Info
- Publication number
- JPH02210532A JPH02210532A JP1029979A JP2997989A JPH02210532A JP H02210532 A JPH02210532 A JP H02210532A JP 1029979 A JP1029979 A JP 1029979A JP 2997989 A JP2997989 A JP 2997989A JP H02210532 A JPH02210532 A JP H02210532A
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- JP
- Japan
- Prior art keywords
- signal
- carry
- processing device
- complement
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２の補数加算の符号処理装置に関する。
（従来の技術）
従来、２進数のデータを扱う場合、その場に応じて、整
数、１の補数、グレイコード等様々な表記法を用いてそ
のデータを表しているが、加減算を行う場合、正の値、
負の値を意識することなく加減算が行えるメリットを生
かし、２の補数表記がよく用いられる。
数、１の補数、グレイコード等様々な表記法を用いてそ
のデータを表しているが、加減算を行う場合、正の値、
負の値を意識することなく加減算が行えるメリットを生
かし、２の補数表記がよく用いられる。
第２図は従来の補数符号処理装置の１例である。
第２図において、２１ないし２５は全加算器、Ａｏない
しＡ３およびＢ。ないしＢ３は４ビットの２進数の入力
データであって、入力データのＭ Ｓ Ｂ （Ａ３およ
びＢ３）は符号ビットである。ＳｏないしＳ４は５ビッ
トの出力信号であり、出力信号のＭＳＢ（Ｓ４）は符号
ビットである。第３図は従来の符号ビットの処理装置を
示している。第３図において、３１は全加算器（１）、
３２は全加算器（２）、Ａ、およびＢ５は入力信号のＭ
ＳＢで符号ビット、Ｓ ＭＳＢ−１は加算結果のデータ
、Ｓ、は出力のＭＳＢで符号ビット、Ｃ３は下位の加算
器からキャリー人力信号、Ｃ５は全加算器（１，）３１
の出力キャリー信号であり、全加算器（２）３２のキャ
リーの入力信号となる。
しＡ３およびＢ。ないしＢ３は４ビットの２進数の入力
データであって、入力データのＭ Ｓ Ｂ （Ａ３およ
びＢ３）は符号ビットである。ＳｏないしＳ４は５ビッ
トの出力信号であり、出力信号のＭＳＢ（Ｓ４）は符号
ビットである。第３図は従来の符号ビットの処理装置を
示している。第３図において、３１は全加算器（１）、
３２は全加算器（２）、Ａ、およびＢ５は入力信号のＭ
ＳＢで符号ビット、Ｓ ＭＳＢ−１は加算結果のデータ
、Ｓ、は出力のＭＳＢで符号ビット、Ｃ３は下位の加算
器からキャリー人力信号、Ｃ５は全加算器（１，）３１
の出力キャリー信号であり、全加算器（２）３２のキャ
リーの入力信号となる。
次に第３図の動作を示すと真理値表１で表わされる。表
１の真理値表からも明らかなように、Ｓ、は２の補数の
符号ビットになっていることがわかる。
１の真理値表からも明らかなように、Ｓ、は２の補数の
符号ビットになっていることがわかる。
表 １
（発明が解決しようとする課題）
しかしながら、上記従来の符号ビット処理法では、全加
算器の数は第２図に示す如く出力のピッ１〜数（入力の
ビット数＋１）だけ必要となり、また全加算器の出力段
数の数だけキャリー信号の伝達時間がかかる。即ち、従
来の回路方式で加算の演算速度を早めるには、各々のキ
ャリー処理速度を早めるしかなく、また、キャリーリッ
クアヘッド法等の方法では回路が複雑化し、したがって
回路面積が増加する問題があった。また、全加算器（２
）３２を符号処理専用の回路で構成したとしても、Ａ５
．Ｂ５．Ｃ，の入力に対してＳ、を処理するための論理
式は ５ｓ＝（Ａ、−Ｂ５＋Ａ、・Ｂ、）Ｃ５＋Ａ、−Ｂ、・
Ｃ９となり、Ｃ−ＭＯＳの回路で実現するとすれば、少
くとも２０トランジスタ程度は必要となる。
算器の数は第２図に示す如く出力のピッ１〜数（入力の
ビット数＋１）だけ必要となり、また全加算器の出力段
数の数だけキャリー信号の伝達時間がかかる。即ち、従
来の回路方式で加算の演算速度を早めるには、各々のキ
ャリー処理速度を早めるしかなく、また、キャリーリッ
クアヘッド法等の方法では回路が複雑化し、したがって
回路面積が増加する問題があった。また、全加算器（２
）３２を符号処理専用の回路で構成したとしても、Ａ５
．Ｂ５．Ｃ，の入力に対してＳ、を処理するための論理
式は ５ｓ＝（Ａ、−Ｂ５＋Ａ、・Ｂ、）Ｃ５＋Ａ、−Ｂ、・
Ｃ９となり、Ｃ−ＭＯＳの回路で実現するとすれば、少
くとも２０トランジスタ程度は必要となる。
本発明は上記従来の問題を解決し、回路が簡単したがっ
て回路面積が少く、かつ、処理度が速い２の補数符号処
理装置を提供することを目的とするものである。
て回路面積が少く、かつ、処理度が速い２の補数符号処
理装置を提供することを目的とするものである。
（課題を解決するための手段）
本発明は上記の目的を達成するために、２の補数符号処
理装置は、符号ビット処理の論理演算を見直し、すなわ
ち、 Ｓ 、＝Ａ、・Ｂ、＋（Ａ、＋Ｂ、）Ｃ。
理装置は、符号ビット処理の論理演算を見直し、すなわ
ち、 Ｓ 、＝Ａ、・Ｂ、＋（Ａ、＋Ｂ、）Ｃ。
また全加算のキャリー出力Ｃ６は、
′Ｃ，＝Ａ、・Ｂ５＋（Ａ、＋Ｂ、）Ｃ：１という演算
式に着目し、全加算器と同じ回路を用い、入力データの
極性を操作することにより、入力データと同じ数の全加
算回路で、出力信号の符号ビットおよびＳ□Ｒ−ｘの加
算出力を得るようにしたものである。
式に着目し、全加算器と同じ回路を用い、入力データの
極性を操作することにより、入力データと同じ数の全加
算回路で、出力信号の符号ビットおよびＳ□Ｒ−ｘの加
算出力を得るようにしたものである。
（作 用）
したがって、本発明によれば、２の補数符号処理装置を
半導体集積回路で実現する場合、全加算器のセルパター
ンを連結させて加算器回路を作成するが、その場合、入
力ビット数分の全加算回路数で実現することができるた
め、回路面積を小さくかつ演算処理速度を早めることが
可能になる作用を有する。
半導体集積回路で実現する場合、全加算器のセルパター
ンを連結させて加算器回路を作成するが、その場合、入
力ビット数分の全加算回路数で実現することができるた
め、回路面積を小さくかつ演算処理速度を早めることが
可能になる作用を有する。
（実施例）
第１図は、本発明の実施例における半導体集積回路の４
ビットの全加算器を示すものである。第１図において、
１１ないし１４は全加算器、１５ないし１９はインバー
タ、ＡｏないしＡ３およびＢ。ないしＢ３は入力信号、
ＳｏないしＢ４は加算出力信号である。
ビットの全加算器を示すものである。第１図において、
１１ないし１４は全加算器、１５ないし１９はインバー
タ、ＡｏないしＡ３およびＢ。ないしＢ３は入力信号、
ＳｏないしＢ４は加算出力信号である。
次に上記実施例の動作について説明する。第１図（Ａ）
において、入力信号Ａ。−Ａ３およびＢ。〜Ｂ３は、そ
れぞれ全加算器１１〜１４に入力される。
において、入力信号Ａ。−Ａ３およびＢ。〜Ｂ３は、そ
れぞれ全加算器１１〜１４に入力される。
それぞれの全加算器は、正極性の２つの入力信号と同じ
く正極性の桁上げ入力信号により、正極性の次段への桁
上げ信号と加算出力を得ることができる。すなわち全加
算器では、次の演算が行われている。
く正極性の桁上げ入力信号により、正極性の次段への桁
上げ信号と加算出力を得ることができる。すなわち全加
算器では、次の演算が行われている。
Ｇｏ＝Ａ−Ｂ＋Ｃ１（Ａ＋Ｂ）
Ｓ、＝（Ａ−Ｂ＋Ａ−Ｂ）Ｃ，＋（Ａ−Ｂ＋Ａ−Ｂ）Ｃ
。
。
但し、Ａ、Ｂは入力、Ｃ，は桁上げ入力、ｃｏ。
Ｓｏはそれぞれ桁上げ出力、加算出力。
ここで、全加算器１３と１４の間にインバータ１５と、
全加算器１４の加算出力にインバータ１６を付加するこ
とにより、次の演算を行うこととなる。すなわち、 Ｓ、＝Ａ−Ｂ十Ｃ１（Ａ−Ｂ） となり、Ｓ、は２の補数の符号演算、およびＳ。はＭＳ
Ｂ−１ビット目の加算処理結果と等しい。
全加算器１４の加算出力にインバータ１６を付加するこ
とにより、次の演算を行うこととなる。すなわち、 Ｓ、＝Ａ−Ｂ十Ｃ１（Ａ−Ｂ） となり、Ｓ、は２の補数の符号演算、およびＳ。はＭＳ
Ｂ−１ビット目の加算処理結果と等しい。
以上のように本実施例によれば、入力信号のＭＳＢが入
力される加算器の下位からの桁上げ信号と、その加算器
の加算出力を反転するインバータをもうけることにより
、正極性の２の補数符号処理結果と加算出力を得ること
ができる。
力される加算器の下位からの桁上げ信号と、その加算器
の加算出力を反転するインバータをもうけることにより
、正極性の２の補数符号処理結果と加算出力を得ること
ができる。
第１図（Ｂ）は本発明の他の実施例であり、２つの入力
信号のＭＳＢ（Ａ３．Ｂ、）をインバータ１７および１
８で極性を反転し、またその全加算器の上位への桁上げ
出力信号（Ｓ４）をインバータ１９で極性反転した実施
例である。第１図（Ａ）と（Ｂ）は同等の機能をもつ。
信号のＭＳＢ（Ａ３．Ｂ、）をインバータ１７および１
８で極性を反転し、またその全加算器の上位への桁上げ
出力信号（Ｓ４）をインバータ１９で極性反転した実施
例である。第１図（Ａ）と（Ｂ）は同等の機能をもつ。
（発明の効果）
本発明は上記実施例より明らかなように、全加算器を減
らしたことにより、回路面積を増加させることなく、２
の補数加算の演算速度を速めることが可能であるという
効果を有する。
らしたことにより、回路面積を増加させることなく、２
の補数加算の演算速度を速めることが可能であるという
効果を有する。
第１図は本発明の一実施例の２の補数符号処理装置、第
２図は従来の２の補数符号処理装置、第３図は従来の符
号ビットの処理装置である。 １１ないし１４．２１ないし２５．３］、、 ３２・・
・全加算器、１５ないし１９・・・インバータ、Ａｏな
いしＡ４． ＢｏないしＢ４ ・ 入力信号、 Ｓｏな
いしＳ４ ・・出力信号、 ｃｌ・・・下位からのキャ
リー人力信号、Ｃ９・キャリー出力信号。 特許出願人 松下電器産業株式会社 第 図 （Ａ） 第 図
２図は従来の２の補数符号処理装置、第３図は従来の符
号ビットの処理装置である。 １１ないし１４．２１ないし２５．３］、、 ３２・・
・全加算器、１５ないし１９・・・インバータ、Ａｏな
いしＡ４． ＢｏないしＢ４ ・ 入力信号、 Ｓｏな
いしＳ４ ・・出力信号、 ｃｌ・・・下位からのキャ
リー人力信号、Ｃ９・キャリー出力信号。 特許出願人 松下電器産業株式会社 第 図 （Ａ） 第 図
Claims (2)
- （１）加数信号、被加数信号および下位からの桁上げ信
号の各１ビットの入力信号に対し、上位への桁上げ出力
信号および加算出力信号を得ることのできる信号処理回
路で、前記加数信号および被加数信号を逆極性にした信
号を前記信号処理回路の入力信号とすることにより、前
記上位への桁上げ信号を２の補数の反転符号出力信号と
し、かつ、前記加算出力信号を加数結果とすることを特
徴とする２の補数符号処理装置。 - （２）加数信号、被加数信号および下位からの桁上げ信
号の各１ビットの入力信号に対し、上位への桁上げ出力
信号および加算出力信号を得ることのできる信号処理回
路で、前記下位からの桁上げ信号を逆極性にした信号を
桁上げの入力信号とすることにより、前記上位への桁上
げ信号を２の補数の符号出力信号とし、かつ、前記加算
出力信号を反転加数結果とすることを特徴とする２の補
数符号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029979A JPH02210532A (ja) | 1989-02-10 | 1989-02-10 | ２の補数符号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029979A JPH02210532A (ja) | 1989-02-10 | 1989-02-10 | ２の補数符号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210532A true JPH02210532A (ja) | 1990-08-21 |
Family
ID=12291084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029979A Pending JPH02210532A (ja) | 1989-02-10 | 1989-02-10 | ２の補数符号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0534799U (ja) * | 1991-10-07 | 1993-05-07 | 株式会社ケンウツド | プロロジツクデコーダ |
-
1989
- 1989-02-10 JP JP1029979A patent/JPH02210532A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0534799U (ja) * | 1991-10-07 | 1993-05-07 | 株式会社ケンウツド | プロロジツクデコーダ |
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