JPH04290122A - 数値表現変換装置 - Google Patents
数値表現変換装置Info
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- JPH04290122A JPH04290122A JP3055183A JP5518391A JPH04290122A JP H04290122 A JPH04290122 A JP H04290122A JP 3055183 A JP3055183 A JP 3055183A JP 5518391 A JP5518391 A JP 5518391A JP H04290122 A JPH04290122 A JP H04290122A
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- H03—ELECTRONIC CIRCUITRY
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- H03M7/14—Conversion to or from non-weighted codes
- H03M7/24—Conversion to or from floating-point codes
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F17/10—Complex mathematical operations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、符号部、指数部及び
仮数部からなる浮動小数点表現の数値を固定小数点表現
の数値に変換出力する機能を有する数値表現変換装置に
係り、特に負の固定小数点数変換に必要とされる回路数
の削減及び処理の高速化を達成した数値表現変換装置に
関する。
仮数部からなる浮動小数点表現の数値を固定小数点表現
の数値に変換出力する機能を有する数値表現変換装置に
係り、特に負の固定小数点数変換に必要とされる回路数
の削減及び処理の高速化を達成した数値表現変換装置に
関する。
【０００２】数値演算で扱われるデータを表現する手段
としては、通常、固定小数点表現と浮動小数点表現とが
用いられている。固定小数点表現とは、小数点の位置を
普通ＬＳＢの右側に設定し、ＬＳＢの重みを“１”とす
るものであり、またこの固定小数点表現においては負の
数値は２の補数により表される。他方、浮動小数点表現
とは、符号部、指数部、仮数部に分割して数値を表現す
るものである。
としては、通常、固定小数点表現と浮動小数点表現とが
用いられている。固定小数点表現とは、小数点の位置を
普通ＬＳＢの右側に設定し、ＬＳＢの重みを“１”とす
るものであり、またこの固定小数点表現においては負の
数値は２の補数により表される。他方、浮動小数点表現
とは、符号部、指数部、仮数部に分割して数値を表現す
るものである。
【０００３】大抵の数値演算装置は、数値を固定小数点
表現から浮動小数点表現へと、また浮動小数点表現から
固定小数点表現へと数値を変換する機能を有する。浮動
小数点数を固定少数点数に変換する場合、通常、固定少
数点数は整数であるので、小数点以下の値は繰り上げる
か、又は切り捨てることとなる。今、小数点以下を切り
捨てつつ、浮動小数点から固定小数点へと数値表現を変
換する場合を考える。例えば、浮動小数点数の“２．５
”という値を固定小数点に変換する場合、小数点以下の
“０．５”は切り捨てられて“２”という値に変換され
る。次に、“−２．５”という値を変換する場合、変換
された値としては、“−２”と“−３”との２通りが考
えられる。前者は符号が単純に方向を表すだけの場合等
で、小数点以下を切り捨てた値としては“０”に近いほ
うが望ましい。一方、後者は本来正の数であるものに計
算の都合上（ダイナミックレンジの問題等）負のバイア
スをかけている場合等で、小数点以下を切り捨てた値と
しては負に大きい値が望ましい。
表現から浮動小数点表現へと、また浮動小数点表現から
固定小数点表現へと数値を変換する機能を有する。浮動
小数点数を固定少数点数に変換する場合、通常、固定少
数点数は整数であるので、小数点以下の値は繰り上げる
か、又は切り捨てることとなる。今、小数点以下を切り
捨てつつ、浮動小数点から固定小数点へと数値表現を変
換する場合を考える。例えば、浮動小数点数の“２．５
”という値を固定小数点に変換する場合、小数点以下の
“０．５”は切り捨てられて“２”という値に変換され
る。次に、“−２．５”という値を変換する場合、変換
された値としては、“−２”と“−３”との２通りが考
えられる。前者は符号が単純に方向を表すだけの場合等
で、小数点以下を切り捨てた値としては“０”に近いほ
うが望ましい。一方、後者は本来正の数であるものに計
算の都合上（ダイナミックレンジの問題等）負のバイア
スをかけている場合等で、小数点以下を切り捨てた値と
しては負に大きい値が望ましい。
【０００４】
【従来の技術】従来の数値表現変換装置の一例を図２に
示す。同図に示されるように、浮動小数点表現による数
値は、符号部（Ｓ）、指数部（Ｅ）及び仮数部（Ｍ）に
より分割して表現される（図６参照）。重み判定回路１
は、入力された浮動小数点数の指数部（Ｅ）の値から仮
数部（Ｍ）の重みを判定する重み判定手段として機能す
るものである。
示す。同図に示されるように、浮動小数点表現による数
値は、符号部（Ｓ）、指数部（Ｅ）及び仮数部（Ｍ）に
より分割して表現される（図６参照）。重み判定回路１
は、入力された浮動小数点数の指数部（Ｅ）の値から仮
数部（Ｍ）の重みを判定する重み判定手段として機能す
るものである。
【０００５】シフタ２は、入力された浮動小数点数の仮
数部の値を前記判定されたその重みに従って桁シフトさ
せて小数点位置合せを行なう小数点位置合せ手段として
機能するものであり（図３参照）、このシフタ２には小
数点以下にはみだした数値が存在することを検出する検
出部２ａが設けられている。２の補数生成回路３、デク
リメンタ４及び第１セレクタ５は、前記小数点位置合せ
により得られた数値の整数部の値を負極性表示に変換す
るとともに、外部より与えられた切捨方向指令（Ｃ）に
基づき小数点以下にはみだした数値を２種類の切捨方向
のいずれかで切捨処理する丸め処理付き極性変換手段と
して機能するものである。
数部の値を前記判定されたその重みに従って桁シフトさ
せて小数点位置合せを行なう小数点位置合せ手段として
機能するものであり（図３参照）、このシフタ２には小
数点以下にはみだした数値が存在することを検出する検
出部２ａが設けられている。２の補数生成回路３、デク
リメンタ４及び第１セレクタ５は、前記小数点位置合せ
により得られた数値の整数部の値を負極性表示に変換す
るとともに、外部より与えられた切捨方向指令（Ｃ）に
基づき小数点以下にはみだした数値を２種類の切捨方向
のいずれかで切捨処理する丸め処理付き極性変換手段と
して機能するものである。
【０００６】すなわち、２の補数生成回路３は、シフタ
２の出力値の整数部分をビット変換するビット反転回路
と、このビット反転回路の出力値に１を加算するインク
リメンタとから構成されており、このため２の補数生成
回路３からはシフタ２の出力値の整数が負極性表示とな
って出力される。また、この出力値は、シフタ２の小数
点以下の数値を零に近い方向へと切り捨てた場合の整数
部の値に相当する（図７参照）。
２の出力値の整数部分をビット変換するビット反転回路
と、このビット反転回路の出力値に１を加算するインク
リメンタとから構成されており、このため２の補数生成
回路３からはシフタ２の出力値の整数が負極性表示とな
って出力される。また、この出力値は、シフタ２の小数
点以下の数値を零に近い方向へと切り捨てた場合の整数
部の値に相当する（図７参照）。
【０００７】デクリメンタ４は、２の補数生成回路３か
ら出力される数値から１を減算する回路であり、このた
めデクリメンタ４からはシフタ２の小数点以下の数値を
負に大きい方向へと切り捨てた場合の整数部の値が出力
される（図７参照）。第１セレクタ５は、シフタ２のは
みだし数値有無検出部２ａの検出信号Ｂと前記切捨方向
指令信号Ｃとに基いて、２の補数生成回路３から出力さ
れる前記零に近い方向へと切り捨てた場合の整数部の値
とデクリメンタ４から出力される前記負に大きい方向へ
と切り捨てた場合の整数部の値とのいずれかを選択出力
するものである（図４及び図７参照）。
ら出力される数値から１を減算する回路であり、このた
めデクリメンタ４からはシフタ２の小数点以下の数値を
負に大きい方向へと切り捨てた場合の整数部の値が出力
される（図７参照）。第１セレクタ５は、シフタ２のは
みだし数値有無検出部２ａの検出信号Ｂと前記切捨方向
指令信号Ｃとに基いて、２の補数生成回路３から出力さ
れる前記零に近い方向へと切り捨てた場合の整数部の値
とデクリメンタ４から出力される前記負に大きい方向へ
と切り捨てた場合の整数部の値とのいずれかを選択出力
するものである（図４及び図７参照）。
【０００８】第２セレクタ６は、前記小数点位置合せ手
段として機能するシフタ２により求められた数値の整数
部又は前記丸め処理付き極性変換手段（２の補数生成回
路３、デクリメンタ４及びセレクタ５により構成）によ
り求められた数値のいずれかを選択出力する選択手段と
して機能するものである（図５及び図７参照）。変換結
果レジスタ７は、入力された浮動小数点数値の符号部（
Ｓ）とセレクタ６の出力とを一時記憶し、最終的に固定
小数点数値として出力するものである（図７参照）。
段として機能するシフタ２により求められた数値の整数
部又は前記丸め処理付き極性変換手段（２の補数生成回
路３、デクリメンタ４及びセレクタ５により構成）によ
り求められた数値のいずれかを選択出力する選択手段と
して機能するものである（図５及び図７参照）。変換結
果レジスタ７は、入力された浮動小数点数値の符号部（
Ｓ）とセレクタ６の出力とを一時記憶し、最終的に固定
小数点数値として出力するものである（図７参照）。
【０００９】次に、以上の構成よりなる数値表現変換装
置の動作を表５を参照しつつ説明する。尚、以下の説明
では入力された浮動小数点数値が負極性であり、かつ小
数点以下にはみだし数値が存在する場合（“−２．５”
の場合）で説明するが、その他正極性の場合（“＋２．
０”又は“＋２．５”の場合）、或いは負極性であって
もはみだし数値が存在しない場合（“−２．０”の場合
）には、単なる切捨処理が行われるだけであることは、
当業者であれば容易に理解できるであろう。
置の動作を表５を参照しつつ説明する。尚、以下の説明
では入力された浮動小数点数値が負極性であり、かつ小
数点以下にはみだし数値が存在する場合（“−２．５”
の場合）で説明するが、その他正極性の場合（“＋２．
０”又は“＋２．５”の場合）、或いは負極性であって
もはみだし数値が存在しない場合（“−２．０”の場合
）には、単なる切捨処理が行われるだけであることは、
当業者であれば容易に理解できるであろう。
【００１０】今、仮に数値“−２．５”が浮動小数点表
現により入力されると、表４に示されるように、Ｓ＝１
，Ｅ＝００１，Ｍ＝１０１０となる。すると、重み判定
回路１からはＳ＝１に基いてシフト量（重み）として“
２”が出力され、これによりシフタ２の内容（Ｍ＝１０
１０）が右方向へ２回シフトされることにより、シフタ
２の整数部の内容は（００１０）となると共に、はみだ
し数値検出信号Ｂの値は“１”となる。
現により入力されると、表４に示されるように、Ｓ＝１
，Ｅ＝００１，Ｍ＝１０１０となる。すると、重み判定
回路１からはＳ＝１に基いてシフト量（重み）として“
２”が出力され、これによりシフタ２の内容（Ｍ＝１０
１０）が右方向へ２回シフトされることにより、シフタ
２の整数部の内容は（００１０）となると共に、はみだ
し数値検出信号Ｂの値は“１”となる。
【００１１】次いで、２の補数生成回路３では、（１１
０１）＋（０００１）＝（１１１０）なる演算が行われ
て、数値（００１０）の補数（１１１０）が求められ、
この補数（１１１０）は前述したように零に近い側へと
切捨処理を行う場合の出力として、セレクタ６の一方の
入力に与えられる。他方、デクリメンタ４においては、
（１１１０）−（０００１）＝（１１０１）なる演算が
行われ、その演算結果は前述したように負の側に大きく
なる方向の切捨処理を行う場合の出力として、セレクタ
６の他方の入力に与えられる。
０１）＋（０００１）＝（１１１０）なる演算が行われ
て、数値（００１０）の補数（１１１０）が求められ、
この補数（１１１０）は前述したように零に近い側へと
切捨処理を行う場合の出力として、セレクタ６の一方の
入力に与えられる。他方、デクリメンタ４においては、
（１１１０）−（０００１）＝（１１０１）なる演算が
行われ、その演算結果は前述したように負の側に大きく
なる方向の切捨処理を行う場合の出力として、セレクタ
６の他方の入力に与えられる。
【００１２】第１セレクタ５では、切捨方向指令信号Ｃ
の値が“０”の場合には、零に近い方向への切捨処理を
、また“１”の場合には負の値が大きくなる方向への切
捨処理を行うように選択制御が行われ、その結果、第１
セレクタ５からは、切捨方向指令信号Ｃの値が“０”の
場合には（１１１０）が、また切捨方向指令信号Ｃの値
が“１”の場合には（１１０１）が出力される。
の値が“０”の場合には、零に近い方向への切捨処理を
、また“１”の場合には負の値が大きくなる方向への切
捨処理を行うように選択制御が行われ、その結果、第１
セレクタ５からは、切捨方向指令信号Ｃの値が“０”の
場合には（１１１０）が、また切捨方向指令信号Ｃの値
が“１”の場合には（１１０１）が出力される。
【００１３】第２セレクタ６では、符号部Ｓの値が“０
”の場合にはシフタ２の出力を、また“１”の場合には
第１セレクタ５の出力を選択するように選択制御が行わ
れ、その結果、第２セレクタ６からは符号部Ｓの値が“
１”であることに対応して（１１１０）または（１１０
１）が出力される。そして、最終的に、変換結果レジス
タ７からは、目的とする固定小数点数値として、（１１
１１０）または（１１１０１）が出力される。
”の場合にはシフタ２の出力を、また“１”の場合には
第１セレクタ５の出力を選択するように選択制御が行わ
れ、その結果、第２セレクタ６からは符号部Ｓの値が“
１”であることに対応して（１１１０）または（１１０
１）が出力される。そして、最終的に、変換結果レジス
タ７からは、目的とする固定小数点数値として、（１１
１１０）または（１１１０１）が出力される。
【００１４】しかしながら、このような従来の数値表現
変換装置にあっては、デクリメンタ（一種の加算回路）
４に加えて、２の補数生成回路３内にもインクリメンタ
（加算回路）が存在することから、これら２つの加算回
路の存在により演算時間が大きくなり、またその分回路
構成も複雑化するという問題点があった。
変換装置にあっては、デクリメンタ（一種の加算回路）
４に加えて、２の補数生成回路３内にもインクリメンタ
（加算回路）が存在することから、これら２つの加算回
路の存在により演算時間が大きくなり、またその分回路
構成も複雑化するという問題点があった。
【００１５】
【発明が解決しようとする課題】このように従来の数値
表現変換装置にあっては、デクリメンタ（一種の加算回
路）４に加えて、２の補数生成回路３内にもインクリメ
ンタ（加算回路）が存在することから、これら２つの加
算回路の存在により演算時間が大きくなり、またその分
回路構成も複雑化するという問題点があった。
表現変換装置にあっては、デクリメンタ（一種の加算回
路）４に加えて、２の補数生成回路３内にもインクリメ
ンタ（加算回路）が存在することから、これら２つの加
算回路の存在により演算時間が大きくなり、またその分
回路構成も複雑化するという問題点があった。
【００１６】この発明は、上述の問題点を解決するため
になされたものであり、その目的とするところは、この
種の負の値を有する数値について２種類の切捨処理を行
い得る数値表現変換装置において、演算速度の高速化及
び回路構成の簡素化を図ることにある。
になされたものであり、その目的とするところは、この
種の負の値を有する数値について２種類の切捨処理を行
い得る数値表現変換装置において、演算速度の高速化及
び回路構成の簡素化を図ることにある。
【００１７】
【課題を解決するための手段】この発明は、上記の目的
を達成するために、図１に示されるように、入力された
浮動小数点数の指数部（Ｅ）の値から仮数部（Ｍ）の重
みを判定する重み判定手段（１）と、入力された浮動小
数点数の仮数部（Ｍ）の値を前記判定されたその重みに
従って桁シフトさせて小数点位置合せを行なう小数点位
置合せ手段（２）と、前記小数点位置合せにより得られ
た数値の整数部の値を負極性表示に変換するとともに、
外部より与えられた切捨方向指令に基づき小数点以下に
はみだした数値を２種類の切捨方向のいずれかで切捨処
理する丸め処理付き極性変換手段（Ｐ）と、入力された
浮動小数点数の符号部の値に従って、前記小数点位置合
せ手段により求められた数値の整数部又は前記丸め処理
付き極性変換手段により求められた数値のいずれかを選
択出力する選択手段（６）とを備え、符号部、指数部及
び仮数部からなる浮動小数点表現の数値を固定小数点表
現の数値に変換出力する機能を有する数値表現変換装置
において、前記負極性数値生成手段（Ｐ）は、前記小数
点位置合せ手段より得られる数値の整数部をビット反転
するビット反転手段（８）と、前記小数点位置合せ手段
の桁シフトにおいて小数点以下にはみだした数値の有無
を示す情報（Ｂ）と外部より与えられた切捨方向指令（
Ｃ）とに基いて繰り上り数値の値を決定する繰り上り数
値決定手段（９，１０）と、前記ビット反転手段の出力
数値と前記繰り上がり数値決定手段で決定された繰り上
り数値とを加算する加算手段（１１）とからなることを
特徴とするものである。
を達成するために、図１に示されるように、入力された
浮動小数点数の指数部（Ｅ）の値から仮数部（Ｍ）の重
みを判定する重み判定手段（１）と、入力された浮動小
数点数の仮数部（Ｍ）の値を前記判定されたその重みに
従って桁シフトさせて小数点位置合せを行なう小数点位
置合せ手段（２）と、前記小数点位置合せにより得られ
た数値の整数部の値を負極性表示に変換するとともに、
外部より与えられた切捨方向指令に基づき小数点以下に
はみだした数値を２種類の切捨方向のいずれかで切捨処
理する丸め処理付き極性変換手段（Ｐ）と、入力された
浮動小数点数の符号部の値に従って、前記小数点位置合
せ手段により求められた数値の整数部又は前記丸め処理
付き極性変換手段により求められた数値のいずれかを選
択出力する選択手段（６）とを備え、符号部、指数部及
び仮数部からなる浮動小数点表現の数値を固定小数点表
現の数値に変換出力する機能を有する数値表現変換装置
において、前記負極性数値生成手段（Ｐ）は、前記小数
点位置合せ手段より得られる数値の整数部をビット反転
するビット反転手段（８）と、前記小数点位置合せ手段
の桁シフトにおいて小数点以下にはみだした数値の有無
を示す情報（Ｂ）と外部より与えられた切捨方向指令（
Ｃ）とに基いて繰り上り数値の値を決定する繰り上り数
値決定手段（９，１０）と、前記ビット反転手段の出力
数値と前記繰り上がり数値決定手段で決定された繰り上
り数値とを加算する加算手段（１１）とからなることを
特徴とするものである。
【００１８】
【作用】このような構成によれば、丸め処理付き極性変
換手段（Ｐ）内には、１個の加算手段（１１）しか存在
しないこととなり、これにより従来装置に比べ、演算速
度の高速化及び回路構成の簡素化を図ることができる。
換手段（Ｐ）内には、１個の加算手段（１１）しか存在
しないこととなり、これにより従来装置に比べ、演算速
度の高速化及び回路構成の簡素化を図ることができる。
【００１９】
【実施例】本発明に係る数値表現変換装置の一実施例を
図１に示す。尚、同図において、前記図２の従来例と同
一構成部分については同符号を付して説明を省略する。 この実施例と従来装置との相違点は、負極性数値生成手
段が、小数点位置合せ手段より得られる数値の整数部を
ビット反転するビット反転手段と、小数点位置合せ手段
の桁シフトにおいて小数点以下にはみだした数値の有無
を示す情報と外部より与えられた切捨方向指令とに基い
て繰り上り数値の値を決定する繰り上り数値決定手段と
、前記ビット反転手段の出力数値と前記繰り上がり数値
決定手段で決定された繰り上り数値とを加算する加算手
段とからなることにある。
図１に示す。尚、同図において、前記図２の従来例と同
一構成部分については同符号を付して説明を省略する。 この実施例と従来装置との相違点は、負極性数値生成手
段が、小数点位置合せ手段より得られる数値の整数部を
ビット反転するビット反転手段と、小数点位置合せ手段
の桁シフトにおいて小数点以下にはみだした数値の有無
を示す情報と外部より与えられた切捨方向指令とに基い
て繰り上り数値の値を決定する繰り上り数値決定手段と
、前記ビット反転手段の出力数値と前記繰り上がり数値
決定手段で決定された繰り上り数値とを加算する加算手
段とからなることにある。
【００２０】すなわち、図１において、第１ビット反転
回路８は、小数点位置合せ手段として機能するシフタ２
より得られる数値の整数部をビット反転して出力する（
図８参照）。そして、この第１ビット反転回路８の出力
は加算回路１１の一方の入力に供給される。尚、この第
１ビット反転回路８の出力値は、負の値が大きくなる方
向への切捨処理を行う場合の出力値に対応する。
回路８は、小数点位置合せ手段として機能するシフタ２
より得られる数値の整数部をビット反転して出力する（
図８参照）。そして、この第１ビット反転回路８の出力
は加算回路１１の一方の入力に供給される。尚、この第
１ビット反転回路８の出力値は、負の値が大きくなる方
向への切捨処理を行う場合の出力値に対応する。
【００２１】ＡＮＤ回路９は、シフタ２のはみだし数値
有無検出部２ａからの検出信号Ｂと切捨方向指令信号Ｃ
との論理積をとる回路であり、このＡＮＤ回路９の出力
はさらに第２ビット反転回路１０で反転された後、繰り
上がり数値（零に近付く方向への切捨処理を行う場合に
は“１”又は負の値が大きくなる方向への切捨処理を行
う場合には“０”）として加算回路１０の他方の入力に
供給される。
有無検出部２ａからの検出信号Ｂと切捨方向指令信号Ｃ
との論理積をとる回路であり、このＡＮＤ回路９の出力
はさらに第２ビット反転回路１０で反転された後、繰り
上がり数値（零に近付く方向への切捨処理を行う場合に
は“１”又は負の値が大きくなる方向への切捨処理を行
う場合には“０”）として加算回路１０の他方の入力に
供給される。
【００２２】加算回路１１では、第１ビット反転回路８
の出力値と第２ビット反転回路１０の出力値とを加算し
、これを最終的に出力されるべき固定小数点表現による
負極性数値としてセレクタ６へと供給する。次ぎに、以
上の構成よりなる実施例装置の動作を表６を参照しつつ
説明する。尚、以下の説明では入力された浮動小数点数
値が負極性であり、かつ小数点以下にはみだし数値が存
在する場合（“−２．５”の場合）で説明するが、その
他正極性の場合（“＋２．０”又は“＋２．５”の場合
）、或いは負極性であってもはみだし数値が存在しない
場合（“−２．０”の場合）には、単なる切捨処理が行
われるだけであることは、当業者であれば容易に理解で
きるであろう。
の出力値と第２ビット反転回路１０の出力値とを加算し
、これを最終的に出力されるべき固定小数点表現による
負極性数値としてセレクタ６へと供給する。次ぎに、以
上の構成よりなる実施例装置の動作を表６を参照しつつ
説明する。尚、以下の説明では入力された浮動小数点数
値が負極性であり、かつ小数点以下にはみだし数値が存
在する場合（“−２．５”の場合）で説明するが、その
他正極性の場合（“＋２．０”又は“＋２．５”の場合
）、或いは負極性であってもはみだし数値が存在しない
場合（“−２．０”の場合）には、単なる切捨処理が行
われるだけであることは、当業者であれば容易に理解で
きるであろう。
【００２３】今、仮に数値“−２．５”が浮動小数点表
現により入力されると、図６で説明したように、Ｓ＝１
，Ｅ＝００１，Ｍ＝１０１０となる。すると、重み判定
回路１からはＳ＝１に基いてシフト量（重み）として“
２”が出力され、これによりシフタ２の内容（Ｍ＝１０
１０）が右方向へ２回シフトされることにより、シフタ
２の整数部の内容は（００１０）となると共に、はみだ
し数値検出信号Ｂの値は“１”となる。
現により入力されると、図６で説明したように、Ｓ＝１
，Ｅ＝００１，Ｍ＝１０１０となる。すると、重み判定
回路１からはＳ＝１に基いてシフト量（重み）として“
２”が出力され、これによりシフタ２の内容（Ｍ＝１０
１０）が右方向へ２回シフトされることにより、シフタ
２の整数部の内容は（００１０）となると共に、はみだ
し数値検出信号Ｂの値は“１”となる。
【００２４】次いで、ビット反転回路８からは、シフタ
２の整数部の内容（００１０）をビット反転をした値（
１１０１）が出力され、この値（１１０１）は負の値が
大きくなる方向への切捨処理を行う場合の出力値として
加算回路１１の一方の入力に供給される。他方、シフタ
２の検出部２ａからの検出信号Ｂの値は“１”であり、
また切捨方向指令信号Ｃの値は、零に近い側へと切捨処
理を行う場合は“０”又負の値が大きくなる方向への切
捨処理を行う場合は“１”となるため、ＡＮＤ回路９の
出力値は零に近い側へと切捨処理を行う場合は“０”又
負の値が大きくなる方向への切捨処理を行う場合は“１
”となる。
２の整数部の内容（００１０）をビット反転をした値（
１１０１）が出力され、この値（１１０１）は負の値が
大きくなる方向への切捨処理を行う場合の出力値として
加算回路１１の一方の入力に供給される。他方、シフタ
２の検出部２ａからの検出信号Ｂの値は“１”であり、
また切捨方向指令信号Ｃの値は、零に近い側へと切捨処
理を行う場合は“０”又負の値が大きくなる方向への切
捨処理を行う場合は“１”となるため、ＡＮＤ回路９の
出力値は零に近い側へと切捨処理を行う場合は“０”又
負の値が大きくなる方向への切捨処理を行う場合は“１
”となる。
【００２５】その結果、第２ビット反転回路１０の出力
は、零に近い側へと切捨処理を行う場合は“１”又負の
値が大きくなる方向への切捨処理を行う場合は“０”と
なり、この反転回路１０の出力が繰り上がり数値として
加算回路１１の他方の入力に供給される。従って、加算
回路１１においては、零に近い側へと切捨処理を行う場
合には、（１１０１）＋（０００１）＝（１１１０）な
る演算により数値（１１１０＝“−２”）が出力される
のに対し、負の値が大きくなる方向への切捨処理を行う
場合には、（１１０１）＋（００００）＝（１１０１）
なる演算により数値（１１０１＝“−３”）が出力され
る。
は、零に近い側へと切捨処理を行う場合は“１”又負の
値が大きくなる方向への切捨処理を行う場合は“０”と
なり、この反転回路１０の出力が繰り上がり数値として
加算回路１１の他方の入力に供給される。従って、加算
回路１１においては、零に近い側へと切捨処理を行う場
合には、（１１０１）＋（０００１）＝（１１１０）な
る演算により数値（１１１０＝“−２”）が出力される
のに対し、負の値が大きくなる方向への切捨処理を行う
場合には、（１１０１）＋（００００）＝（１１０１）
なる演算により数値（１１０１＝“−３”）が出力され
る。
【００２６】以後、この加算回路１１の出力は、従来例
と同様にして、第２セレクタ６を経由して変換結果レジ
スタ７から、（１１１１０）又は（１１１０１）として
外部へと出力される。以上の実施例装置によれば、比較
的演算に時間のかかる加算回路としては、加算回路１１
が１個あるだけであるから、２個の加算回路を必要とし
た従来例に比べ、その分だけ演算時間の高速化を図るこ
とができると共に、加算回路が１個減った分回路構成も
簡単なものとなる。
と同様にして、第２セレクタ６を経由して変換結果レジ
スタ７から、（１１１１０）又は（１１１０１）として
外部へと出力される。以上の実施例装置によれば、比較
的演算に時間のかかる加算回路としては、加算回路１１
が１個あるだけであるから、２個の加算回路を必要とし
た従来例に比べ、その分だけ演算時間の高速化を図るこ
とができると共に、加算回路が１個減った分回路構成も
簡単なものとなる。
【００２７】
【発明の効果】以上の説明で明らかなように、この発明
によれば、この種の負の値を有する数値について２種類
の切捨処理を行い得る数値表現変換装置において、演算
速度の高速化及び回路構成の簡素化を図ることができる
。
によれば、この種の負の値を有する数値について２種類
の切捨処理を行い得る数値表現変換装置において、演算
速度の高速化及び回路構成の簡素化を図ることができる
。
【図１】本発明の実施例構成図である。
【図２】従来の構成図である。
【図３】指数部とシフト量の関係を示す説明図である。
【図４】セレクタ（１）の出力を示す説明図である。
【図５】セレクタ（２）の出力を示す説明図である。
【図６】浮動小数点表現の説明図である。
【図７】各回路からの出力を示す説明図である。
【図８】本発明の各回路からの出力を示す説明図である
。
。
Ｓ…符号部
Ｅ…指数部
Ｍ…仮数部
Ｃ…切捨方向指令信号
Ｂ…はみだし数値有無検出信号
Ｐ…丸め処理付き極性変換手段
１…重み判定回路
２…シフタ
２ａ…はみだし数値有無検出部
６…第２セレクタ
７…変換結果レジスタ
８…第１ビット反転回路
９…ＡＮＤ回路
１０…第２ビット反転回路
１１…加算回路
Claims (1)
- 【請求項１】 入力された浮動小数点数の指数部（Ｅ
）の値から仮数部（Ｍ）の重みを判定する重み判定手段
（１）と、入力された浮動小数点数の仮数部（Ｍ）の値
を前記判定されたその重みに従って桁シフトさせて小数
点位置合せを行なう小数点位置合せ手段（２）と、前記
小数点位置合せにより得られた数値の整数部の値を負極
性表示に変換するとともに、外部より与えられた切捨方
向指令に基づき小数点以下にはみだした数値を２種類の
切捨方向のいずれかで切捨処理する丸め処理付き極性変
換手段（Ｐ）と、入力された浮動小数点数の符号部（Ｓ
）の値に従って、前記小数点位置合せ手段により求めら
れた数値の整数部又は前記丸め処理付き極性変換手段に
より求められた数値のいずれかを選択出力する選択手段
（６）とを備え、符号部（Ｓ）、指数部（Ｅ）及び仮数
部（Ｍ）からなる浮動小数点表現の数値を固定小数点表
現の数値に変換出力する機能を有する数値表現変換装置
において、前記負極性数値生成手段（Ｐ）は、前記小数
点位置合せ手段より得られる数値の整数部をビット反転
するビット反転手段（８）と、前記小数点位置合せ手段
の桁シフトにおいて小数点以下にはみだした数値の有無
を示す情報と外部より与えられた切捨方向指令とに基い
て繰り上り数値の値を決定する繰り上り数値決定手段（
９，１０）と、前記ビット反転手段の出力数値と前記繰
り上がり数値決定手段で決定された繰り上り数値とを加
算する加算手段（１１）と、からなることを特徴とする
数値表現変換装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055183A JPH04290122A (ja) | 1991-03-19 | 1991-03-19 | 数値表現変換装置 |
| PCT/JP1992/000324 WO1992016891A1 (fr) | 1991-03-19 | 1992-03-18 | Convertisseur d'expression numerique et processeur vectoriel l'utilisant |
| DE69225654T DE69225654T2 (de) | 1991-03-19 | 1992-03-18 | Wandler fuer numerische ausdruecke und ihn benuetzender vektorprozessor |
| KR1019920702897A KR960003044B1 (ko) | 1991-03-19 | 1992-03-18 | 수치표현 변환장치 및 그것을 사용한 벡터ㆍ프로세서ㆍ유니트 |
| EP92906919A EP0530372B1 (en) | 1991-03-19 | 1992-03-18 | Numerical expression converter and vector processor using the same |
| US08/353,374 US5508948A (en) | 1991-03-19 | 1994-12-02 | Numeric representation converting apparatus and vector processor unit such apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055183A JPH04290122A (ja) | 1991-03-19 | 1991-03-19 | 数値表現変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290122A true JPH04290122A (ja) | 1992-10-14 |
Family
ID=12991603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055183A Pending JPH04290122A (ja) | 1991-03-19 | 1991-03-19 | 数値表現変換装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5508948A (ja) |
| EP (1) | EP0530372B1 (ja) |
| JP (1) | JPH04290122A (ja) |
| KR (1) | KR960003044B1 (ja) |
| DE (1) | DE69225654T2 (ja) |
| WO (1) | WO1992016891A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005503697A (ja) * | 2001-07-16 | 2005-02-03 | クゥアルコム・インコーポレイテッド | 対数と指数との変換を使用するディジタル電圧増幅器 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619198A (en) * | 1994-12-29 | 1997-04-08 | Tektronix, Inc. | Number format conversion apparatus for signal processing |
| GB9514695D0 (en) * | 1995-07-18 | 1995-09-13 | Sgs Thomson Microelectronics | Combining data values |
| US6115047A (en) * | 1996-07-01 | 2000-09-05 | Sun Microsystems, Inc. | Method and apparatus for implementing efficient floating point Z-buffering |
| US6046746A (en) * | 1996-07-01 | 2000-04-04 | Sun Microsystems, Inc. | Method and apparatus implementing high resolution rendition of Z-buffered primitives |
| US5995992A (en) * | 1997-11-17 | 1999-11-30 | Bull Hn Information Systems Inc. | Conditional truncation indicator control for a decimal numeric processor employing result truncation |
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| JP4086459B2 (ja) * | 2000-11-13 | 2008-05-14 | Ｎｅｃエレクトロニクス株式会社 | 固定小数点データ生成方法及び固定小数点データ生成回路 |
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| JP2009099084A (ja) * | 2007-10-19 | 2009-05-07 | Kyocera Corp | 変換装置 |
| US7694112B2 (en) | 2008-01-31 | 2010-04-06 | International Business Machines Corporation | Multiplexing output from second execution unit add/saturation processing portion of wider width intermediate result of first primitive execution unit for compound computation |
| US8196024B2 (en) * | 2008-06-27 | 2012-06-05 | Wi-Lan Inc. | Demapper using floating-point representation of soft bits |
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| US9722629B2 (en) | 2015-01-15 | 2017-08-01 | Huawei Technologies Co., Ltd. | Method and apparatus for converting from floating point to integer representation |
| GB2556645B (en) | 2017-03-24 | 2019-04-03 | Imagination Tech Ltd | Floating point to fixed point conversion |
| GB2560830B (en) * | 2017-03-24 | 2019-04-03 | Imagination Tech Ltd | Floating point to fixed point conversion |
| GB2560766B (en) * | 2017-03-24 | 2019-04-03 | Imagination Tech Ltd | Floating point to fixed point conversion |
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| US4700319A (en) * | 1985-06-06 | 1987-10-13 | The United States Of America As Represented By The Secretary Of The Air Force | Arithmetic pipeline for image processing |
| US4815021A (en) * | 1986-01-30 | 1989-03-21 | Star Technologies, Inc. | Multifunction arithmetic logic unit circuit |
| JPS6370333A (ja) * | 1986-09-12 | 1988-03-30 | Toshiba Corp | デジタル演算装置 |
| JP2509279B2 (ja) * | 1988-02-16 | 1996-06-19 | 富士通株式会社 | 浮動小数点数一固定小数点数変換装置 |
| US5161117A (en) * | 1989-06-05 | 1992-11-03 | Fairchild Weston Systems, Inc. | Floating point conversion device and method |
| JPH0340129A (ja) * | 1989-07-07 | 1991-02-20 | Fujitsu Ltd | 浮動小数点加算器 |
-
1991
- 1991-03-19 JP JP3055183A patent/JPH04290122A/ja active Pending
-
1992
- 1992-03-18 DE DE69225654T patent/DE69225654T2/de not_active Expired - Fee Related
- 1992-03-18 KR KR1019920702897A patent/KR960003044B1/ko not_active Expired - Fee Related
- 1992-03-18 WO PCT/JP1992/000324 patent/WO1992016891A1/ja not_active Ceased
- 1992-03-18 EP EP92906919A patent/EP0530372B1/en not_active Expired - Lifetime
-
1994
- 1994-12-02 US US08/353,374 patent/US5508948A/en not_active Expired - Lifetime
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| JP2005503697A (ja) * | 2001-07-16 | 2005-02-03 | クゥアルコム・インコーポレイテッド | 対数と指数との変換を使用するディジタル電圧増幅器 |
| JP2009284498A (ja) * | 2001-07-16 | 2009-12-03 | Qualcomm Inc | 対数と指数との変換を使用するディジタル電圧増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69225654T2 (de) | 1998-09-24 |
| KR960003044B1 (ko) | 1996-03-04 |
| US5508948A (en) | 1996-04-16 |
| KR930700904A (ko) | 1993-03-16 |
| EP0530372A1 (en) | 1993-03-10 |
| WO1992016891A1 (fr) | 1992-10-01 |
| EP0530372A4 (en) | 1995-11-22 |
| DE69225654D1 (de) | 1998-07-02 |
| EP0530372B1 (en) | 1998-05-27 |
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