JPH0375900B2 - - Google Patents
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- JPH0375900B2 JPH0375900B2 JP60056410A JP5641085A JPH0375900B2 JP H0375900 B2 JPH0375900 B2 JP H0375900B2 JP 60056410 A JP60056410 A JP 60056410A JP 5641085 A JP5641085 A JP 5641085A JP H0375900 B2 JPH0375900 B2 JP H0375900B2
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
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- Engineering & Computer Science (AREA)
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- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、デイジタル値の差の絶対値を比較
する差の絶対値比較回路に関するものである。
する差の絶対値比較回路に関するものである。
第２図は従来の差の絶対値比較回路の構成の一
例を示すものである。図において、１ａ，１ｂは
それぞれｎビツトのバイナリデイジタル値を２入
力とする第１、第２の減算器、２ａ，２ｂは減算
器１ａ，１ｂのｎビツト出力を全てのビツトにつ
いて反転する反転器、３ａ，３ｂは反転器２ａ，
２ｂの出力にそれぞれ“１”を加算するインクリ
メンタ、４ａ，４ｂは２つのｎビツト入力のいず
れか一方を出力するマルチプレクサ、５は比較器
である。またａ、ｂ及びｃ、ｄは減算器１ａ及び
１ｂのｎビツトバイナリの入力、ｅ、ｆは減算器
１ａ，１ｂの出力、ｇ、ｈは減算器１ａ，１ｂの
最上位ビツト（以下MSBと称す）段のキヤリ出
力、ｉ、ｊはインクリメンタ３ａ，３ｂの出力、
ｋ、ｌはマルチプレクサ４ａ，４ｂの出力、ｍは
比較器５の出力である。
例を示すものである。図において、１ａ，１ｂは
それぞれｎビツトのバイナリデイジタル値を２入
力とする第１、第２の減算器、２ａ，２ｂは減算
器１ａ，１ｂのｎビツト出力を全てのビツトにつ
いて反転する反転器、３ａ，３ｂは反転器２ａ，
２ｂの出力にそれぞれ“１”を加算するインクリ
メンタ、４ａ，４ｂは２つのｎビツト入力のいず
れか一方を出力するマルチプレクサ、５は比較器
である。またａ、ｂ及びｃ、ｄは減算器１ａ及び
１ｂのｎビツトバイナリの入力、ｅ、ｆは減算器
１ａ，１ｂの出力、ｇ、ｈは減算器１ａ，１ｂの
最上位ビツト（以下MSBと称す）段のキヤリ出
力、ｉ、ｊはインクリメンタ３ａ，３ｂの出力、
ｋ、ｌはマルチプレクサ４ａ，４ｂの出力、ｍは
比較器５の出力である。
次に動作について説明する。ｎビツトのバイナ
リデイジタル値ａ及びｂは減算器１ａにより（ａ
−ｂ）が計算されて該減算結果ｅが出力される。
この時、該減算器１ａのキヤリ出力ｇをサインビ
ツトとしてｇ及びｅからなるｎ＋１ビツトのデー
タは（ａ−ｂ）のオフセツトバイナリとなる。そ
してその絶対値を取るために（ａ−ｂ）が正（ｇ
＝１）の時は上記減算結果ｅが上記（ａ−ｂ）の
絶対値の値を取るのでマルチプレクサ４ａにより
比較器５の入力ｋへ該減算結果ｅが出力される。
一方、（ａ−ｂ）が負（ｇ＝０）の時は反転器２
ａにより上記減算結果ｅが全てのビツトについて
反転され、インクリメンタ３ａにより＋１の加算
が行なわれ、マルチプレクサ４ａにより上記比較
器５の入力ｋへ（ａ−ｂ）の絶対値が出力され
る。また以上と同様にして減算器１ｂの入力ｃ、
ｄの差（ｃ−ｄ）の絶対値が比較器５の入力ｌに
出力される。なお、マルチプレクサ４ａ，４ｂの
切替制御は上記減算器１ａ及び１ｂのキヤリ出力
ｇ及びｈにより行なわれる。そして上記絶対値ｋ
及びｌは比較器５によりその大きさの比較が行な
われ、その比較結果が出力線ｍに出力される。
リデイジタル値ａ及びｂは減算器１ａにより（ａ
−ｂ）が計算されて該減算結果ｅが出力される。
この時、該減算器１ａのキヤリ出力ｇをサインビ
ツトとしてｇ及びｅからなるｎ＋１ビツトのデー
タは（ａ−ｂ）のオフセツトバイナリとなる。そ
してその絶対値を取るために（ａ−ｂ）が正（ｇ
＝１）の時は上記減算結果ｅが上記（ａ−ｂ）の
絶対値の値を取るのでマルチプレクサ４ａにより
比較器５の入力ｋへ該減算結果ｅが出力される。
一方、（ａ−ｂ）が負（ｇ＝０）の時は反転器２
ａにより上記減算結果ｅが全てのビツトについて
反転され、インクリメンタ３ａにより＋１の加算
が行なわれ、マルチプレクサ４ａにより上記比較
器５の入力ｋへ（ａ−ｂ）の絶対値が出力され
る。また以上と同様にして減算器１ｂの入力ｃ、
ｄの差（ｃ−ｄ）の絶対値が比較器５の入力ｌに
出力される。なお、マルチプレクサ４ａ，４ｂの
切替制御は上記減算器１ａ及び１ｂのキヤリ出力
ｇ及びｈにより行なわれる。そして上記絶対値ｋ
及びｌは比較器５によりその大きさの比較が行な
われ、その比較結果が出力線ｍに出力される。
比較器５は例えば第３図のように構成されてお
り、第３図において、６は和の出力がなくキヤリ
の出力のみを有するｎ個のフルアダーで、それぞ
れその入力Ｏが反転器２を介して入力されている
ために（ｎ−Ｏ）の減算を行ない、MSB段のキ
ヤリ出力ｐを比較結果として出力する。第３図の
例ではｎ≧０の時キヤリ出力ｐは“１”、ｎ＜０
の時は“０”となる。
り、第３図において、６は和の出力がなくキヤリ
の出力のみを有するｎ個のフルアダーで、それぞ
れその入力Ｏが反転器２を介して入力されている
ために（ｎ−Ｏ）の減算を行ない、MSB段のキ
ヤリ出力ｐを比較結果として出力する。第３図の
例ではｎ≧０の時キヤリ出力ｐは“１”、ｎ＜０
の時は“０”となる。
従来の差の絶対値比較回路は以上のように構成
されており、マルチプレクサ、インクリメンタ等
の素子が多くなり、回路規模が大きくなるなどの
問題点があつた。
されており、マルチプレクサ、インクリメンタ等
の素子が多くなり、回路規模が大きくなるなどの
問題点があつた。
この発明は、上記のような問題点を解消するた
めになされたもので、従来のものと同じ機能をよ
り少ない回路規模で実現することのできる差の絶
対値比較回路を得ることを目的とする。
めになされたもので、従来のものと同じ機能をよ
り少ない回路規模で実現することのできる差の絶
対値比較回路を得ることを目的とする。
この発明に係る差の絶対値比較回路は、従来の
構成から全てのインクリメンタを除去するととも
にｎビツトマルチプレクサ及び反転器を１つずつ
除去し、残つたマルチプレクサを必要に応じて
（ｎ＋１）ビツトマルチプレクサに変更するとと
もに、該マルチプレクサと反転器とからなる第１
の正転、反転手段の出力と該手段のない側の減算
器の出力とを加算する加算器と、該加算器の最上
位ビツトのキヤリ出力を正転又は反転して出力す
る第２の正転、反転手段と、第１、第２の減算器
のキヤリ出力が同符号か異符号かに応じて上記第
１、第２の正転、反転手段を制御して反転及び正
転信号を出力させるとともに上記加算器の最下位
ビツトのキヤリ入力に“１”、“０”の値を出力し
上記第２の減算器出力の最上位ビツトの正、負に
応じて第２の正転、反転手段に反転及び正転信号
を出力させる制御回路とを設けたものである。
構成から全てのインクリメンタを除去するととも
にｎビツトマルチプレクサ及び反転器を１つずつ
除去し、残つたマルチプレクサを必要に応じて
（ｎ＋１）ビツトマルチプレクサに変更するとと
もに、該マルチプレクサと反転器とからなる第１
の正転、反転手段の出力と該手段のない側の減算
器の出力とを加算する加算器と、該加算器の最上
位ビツトのキヤリ出力を正転又は反転して出力す
る第２の正転、反転手段と、第１、第２の減算器
のキヤリ出力が同符号か異符号かに応じて上記第
１、第２の正転、反転手段を制御して反転及び正
転信号を出力させるとともに上記加算器の最下位
ビツトのキヤリ入力に“１”、“０”の値を出力し
上記第２の減算器出力の最上位ビツトの正、負に
応じて第２の正転、反転手段に反転及び正転信号
を出力させる制御回路とを設けたものである。
この発明においては、制御回路が第１及び第２
の減算器の出力のサインビツトの符号を同時に判
断し、これに応じて第１及び第２の正転、反転手
段にその入力を全てのビツトについて正転または
反転した信号を出力させるから、ｎビツトまたは
（ｎ＋１）ビツトのマルチプレクサが１つで済み、
インクリメンタを全て除去することができ、回路
規模が縮小できる。
の減算器の出力のサインビツトの符号を同時に判
断し、これに応じて第１及び第２の正転、反転手
段にその入力を全てのビツトについて正転または
反転した信号を出力させるから、ｎビツトまたは
（ｎ＋１）ビツトのマルチプレクサが１つで済み、
インクリメンタを全て除去することができ、回路
規模が縮小できる。
以下、この発明の一実施例を図について説明す
る。第１図に本発明の一実施例による差の絶対値
比較回路の構成図を示す。図中、１ａ，１ｂはｎ
ビツトのバイナリデイジタル値が入力される第
１、第２の減算器、２ａ，２ｃは反転器、４は
（ｎ＋１）ビツトのマルチプレクサ、７は（ｎ＋
１）ビツトフルアダーであり、これは上記マルチ
プレクサ４及び減算器１ｂからの（ｎ＋１）ビツ
トのオフセツトバイナリ信号が入力されるもの
で、和の出力がなくそのキヤリのみを出力するも
のである。また９は１ビツトのマルチプレクサ、
１０ａは上記マルチプレクサ４及び反転器２ａよ
り構成され、第１の減算器１ａ出力ｅを全てのビ
ツトについて正転あるいは反転させて出力させる
第１の正転、反転手段、１０ｂは上記マルチプレ
クサ９及び反転器２ｃからなりフルアダー７のキ
ヤリ出力ｒを正転あるいは反転させて出力させる
第２の正転、反転手段である。
る。第１図に本発明の一実施例による差の絶対値
比較回路の構成図を示す。図中、１ａ，１ｂはｎ
ビツトのバイナリデイジタル値が入力される第
１、第２の減算器、２ａ，２ｃは反転器、４は
（ｎ＋１）ビツトのマルチプレクサ、７は（ｎ＋
１）ビツトフルアダーであり、これは上記マルチ
プレクサ４及び減算器１ｂからの（ｎ＋１）ビツ
トのオフセツトバイナリ信号が入力されるもの
で、和の出力がなくそのキヤリのみを出力するも
のである。また９は１ビツトのマルチプレクサ、
１０ａは上記マルチプレクサ４及び反転器２ａよ
り構成され、第１の減算器１ａ出力ｅを全てのビ
ツトについて正転あるいは反転させて出力させる
第１の正転、反転手段、１０ｂは上記マルチプレ
クサ９及び反転器２ｃからなりフルアダー７のキ
ヤリ出力ｒを正転あるいは反転させて出力させる
第２の正転、反転手段である。
また８は制御回路であり、上記第１、第２の減
算器１ａ，１ｂのキヤリ出力ｇ、ｈの同符号、異
符号に応じて上記第１の正転、反転手段１０ａに
反転及び正転信号をそれぞれ出力させるとともに
フルアダー７の最下位ビツトに“１”、“０”をそ
れぞれ入力し上記第２の減算器１ｂのキヤリ出力
ｈの正、負に応じて上記第２の正転、反転手段１
０ｂに反転及び正転信号をそれぞれ出力させるも
のである。
算器１ａ，１ｂのキヤリ出力ｇ、ｈの同符号、異
符号に応じて上記第１の正転、反転手段１０ａに
反転及び正転信号をそれぞれ出力させるとともに
フルアダー７の最下位ビツトに“１”、“０”をそ
れぞれ入力し上記第２の減算器１ｂのキヤリ出力
ｈの正、負に応じて上記第２の正転、反転手段１
０ｂに反転及び正転信号をそれぞれ出力させるも
のである。
次に動作について説明する。ａ及びｂのｎビツ
トバイナリデイジタル値は減算器１ａにより減算
されてそのオフセツトバイナリｅはｅ＝（ａ−ｂ）
となる。同様に減算器１ｂの出力ｆにはｆ＝（ｃ
−ｄ）のオフセツトバイナリが現れる。ｇ、ｈは
減算器１ａ，１ｂのMSBのキヤリ出力で、上記
ｅ、ｆが正の値の時にはそれぞれ“１”となり、
又ｅ、ｆが負の値の時にはそれぞれ“０”とな
る。
トバイナリデイジタル値は減算器１ａにより減算
されてそのオフセツトバイナリｅはｅ＝（ａ−ｂ）
となる。同様に減算器１ｂの出力ｆにはｆ＝（ｃ
−ｄ）のオフセツトバイナリが現れる。ｇ、ｈは
減算器１ａ，１ｂのMSBのキヤリ出力で、上記
ｅ、ｆが正の値の時にはそれぞれ“１”となり、
又ｅ、ｆが負の値の時にはそれぞれ“０”とな
る。
制御回路８は信号ｇ、ｈを受け、両者が同符、
号即ち、上記減算器１ａ，１ｂ出力ｅ、ｆが共に
正又は共に負であつた場合には、マルチプレクサ
４が上記出力ｅの反転出力をフルアダー７入力ｑ
へ出力するように制御信号ｔを出力する。又、同
時に加算器７の最下位ビツト（以下LSBと称す）
段のキヤリ入力ｕに対し“１”を出力する。これ
により減算器１ａ，１ｂ出力ｅ、ｆが共に正であ
つた場合には上記フルアダー７入力ｑは上記減算
器１ａ出力ｅの負の値に変換される。又減算器１
ａ，１ｂ出力ｅ、ｆが共に負であつた場合には、
上記入力ｑは上記減算器１ａ出力ｅの正の値に変
換される。
号即ち、上記減算器１ａ，１ｂ出力ｅ、ｆが共に
正又は共に負であつた場合には、マルチプレクサ
４が上記出力ｅの反転出力をフルアダー７入力ｑ
へ出力するように制御信号ｔを出力する。又、同
時に加算器７の最下位ビツト（以下LSBと称す）
段のキヤリ入力ｕに対し“１”を出力する。これ
により減算器１ａ，１ｂ出力ｅ、ｆが共に正であ
つた場合には上記フルアダー７入力ｑは上記減算
器１ａ出力ｅの負の値に変換される。又減算器１
ａ，１ｂ出力ｅ、ｆが共に負であつた場合には、
上記入力ｑは上記減算器１ａ出力ｅの正の値に変
換される。
一方、信号ｇ、ｈが異符号であつた場合には、
制御回路８は、減算器１ａ出力ｅの正転出力をフ
ルアダー７入力ｑへ送出するように制御信号ｔを
出力する。又、同時に加算器７のLSB段のキヤ
リ入力ｕへ“０”を送出する。従つて、加算器７
は上記ｅ、ｆの正、負の組合せにより以下の４つ
のうちのいずれか１つの計算を行なう。
制御回路８は、減算器１ａ出力ｅの正転出力をフ
ルアダー７入力ｑへ送出するように制御信号ｔを
出力する。又、同時に加算器７のLSB段のキヤ
リ入力ｕへ“０”を送出する。従つて、加算器７
は上記ｅ、ｆの正、負の組合せにより以下の４つ
のうちのいずれか１つの計算を行なう。
() ｅ、ｆが共に正の時には
ｆ−ｅ（｜ｆ｜−｜ｅ｜）
() ｅ、ｆが共に負の時には
ｅ−ｆ（｜ｅ｜−｜ｆ｜）
() ｅが正、ｆが負の時には
ｅ＋ｆ（｜ｅ｜−｜ｆ｜）
() ｅが負、ｆが正の時には
ｆ＋ｅ（｜ｆ｜−｜ｅ｜）
以上の（）〜（）のいずれかの計算結果が
加算器７から出力され、フルアダー７出力ｒへは
（ｎ＋１）ビツト段のキヤリのみが出力される。
このキヤリはｅ−ｆあるいはｆ−ｅのオフセツト
バイナリのサインビツトである。従つてこのｒは
計算結果が正の時“１”、負の時“０”となる。
加算器７から出力され、フルアダー７出力ｒへは
（ｎ＋１）ビツト段のキヤリのみが出力される。
このキヤリはｅ−ｆあるいはｆ−ｅのオフセツト
バイナリのサインビツトである。従つてこのｒは
計算結果が正の時“１”、負の時“０”となる。
また制御回路８は制御信号ｖにより減算器１ｂ
出力ｆが負の時にはフルアダー７出力ｆを正転
し、ｆが正の時にはフルアダー７出力ｒの反転信
号を出力するように１ビツトマルチプレクサ９を
制御する。従つて、１ビツトマルチプレクサ９出
力ｓには、｜ｅ｜−｜ｆ｜のオフセツトバイナリ
のサインビツトが出力される。
出力ｆが負の時にはフルアダー７出力ｆを正転
し、ｆが正の時にはフルアダー７出力ｒの反転信
号を出力するように１ビツトマルチプレクサ９を
制御する。従つて、１ビツトマルチプレクサ９出
力ｓには、｜ｅ｜−｜ｆ｜のオフセツトバイナリ
のサインビツトが出力される。
ここでｅ＝ａ−ｂ、ｆ＝ｃ−ｄであるから、マ
ルチプレクサ９出力ｓは｜ａ−ｂ｜−｜ｃ−ｄ｜
のオフセツトバイナリのサインビツトであり、 ｜ａ−ｂ｜≧｜ｃ−ｄ｜の時、ｓ＝１ ｜ａ−ｂ｜＜｜ｃ−ｄ｜の時、ｓ＝０となるか
ら、該マルチプレクサ９の出力ｓがａ、ｂの差の
絶対値とｃ、ｄの差の絶対値との比較結果とな
る。
ルチプレクサ９出力ｓは｜ａ−ｂ｜−｜ｃ−ｄ｜
のオフセツトバイナリのサインビツトであり、 ｜ａ−ｂ｜≧｜ｃ−ｄ｜の時、ｓ＝１ ｜ａ−ｂ｜＜｜ｃ−ｄ｜の時、ｓ＝０となるか
ら、該マルチプレクサ９の出力ｓがａ、ｂの差の
絶対値とｃ、ｄの差の絶対値との比較結果とな
る。
なお、上記実施例では、入力をバイナリとして
説明したが、入力がオフセツトバイナリであつて
もよく、上記実施例と同様の効果を奏する。又、
入力が２の補数表示のバイナリである場合にも基
本的に第１図と同様の構成で差の絶対値を求める
ことができる。但しこの場合、４はｎビツトのマ
ルチプレクサ、７は和の出力がなくキヤリ出力の
みのｎビツト加算器とする必要がある。そしてこ
のとき、ｅ、ｆはそれぞれａ−ｂ、ｃ−ｄの２の
補数のデイジタル値、ｇ及びｈは減算器１ａ，１
ｂの最上位ビツトのサム出力で、ｅ、ｆが正の値
の時には“０”、負の値の時には“１”となる。
またフルアダー７はｎビツト段の和ｒのみを出力
するが、このキヤリｒはｅ−ｆあるいはｆ−ｅの
２の補数表示のサインビツトであり、計算結果が
正の時“０”、負の時“１”となる。またｓは｜
ｅ｜−｜ｆ｜の２の補数表示のサインビツトが出
力され、 ｜ａ−ｂ｜≧｜ｃ−ｄ｜の時、ｓ＝０ ｜ａ−ｂ｜＜｜ｃ−ｄ｜の時、ｓ＝１ となり、該ｓがａ、ｂの差の絶対値とｃ、ｄの差
の絶対値との比較結果となるものである。
説明したが、入力がオフセツトバイナリであつて
もよく、上記実施例と同様の効果を奏する。又、
入力が２の補数表示のバイナリである場合にも基
本的に第１図と同様の構成で差の絶対値を求める
ことができる。但しこの場合、４はｎビツトのマ
ルチプレクサ、７は和の出力がなくキヤリ出力の
みのｎビツト加算器とする必要がある。そしてこ
のとき、ｅ、ｆはそれぞれａ−ｂ、ｃ−ｄの２の
補数のデイジタル値、ｇ及びｈは減算器１ａ，１
ｂの最上位ビツトのサム出力で、ｅ、ｆが正の値
の時には“０”、負の値の時には“１”となる。
またフルアダー７はｎビツト段の和ｒのみを出力
するが、このキヤリｒはｅ−ｆあるいはｆ−ｅの
２の補数表示のサインビツトであり、計算結果が
正の時“０”、負の時“１”となる。またｓは｜
ｅ｜−｜ｆ｜の２の補数表示のサインビツトが出
力され、 ｜ａ−ｂ｜≧｜ｃ−ｄ｜の時、ｓ＝０ ｜ａ−ｂ｜＜｜ｃ−ｄ｜の時、ｓ＝１ となり、該ｓがａ、ｂの差の絶対値とｃ、ｄの差
の絶対値との比較結果となるものである。
以上のように、本発明に係る差の絶対値比較回
路によれば、２つの減算器のサインビツトを同時
に判断しこれに応じて第１及び第２の正転、反転
手段にその入力をビツト毎に正転あるいは反転さ
せるようにしたので、ｎビツトまたは（ｎ＋１）
ビツトのマルチプレクサが１つで済み、しかもイ
ンクリメンタを全て除去することができ、従来の
ものに比しその回路規模を縮小できる効果があ
る。
路によれば、２つの減算器のサインビツトを同時
に判断しこれに応じて第１及び第２の正転、反転
手段にその入力をビツト毎に正転あるいは反転さ
せるようにしたので、ｎビツトまたは（ｎ＋１）
ビツトのマルチプレクサが１つで済み、しかもイ
ンクリメンタを全て除去することができ、従来の
ものに比しその回路規模を縮小できる効果があ
る。
第１図は本発明の一実施例による差の絶対値比
較回路の構成図、第２図は従来の差の絶対値比較
回路の構成図、第３図は第２図の比較器の構成図
である。 図において、１ａ，１ｂは第１、第２の減算
器、２ａ，２ｃは反転器、４は（ｎ＋１）ビツト
マルチプレクサ、８は制御回路、９は１ビツトマ
ルチプレクサ、７はフルアダー（加算器）、１０
ａ，１０ｂは第１、第２の正転、反転手段であ
る。
較回路の構成図、第２図は従来の差の絶対値比較
回路の構成図、第３図は第２図の比較器の構成図
である。 図において、１ａ，１ｂは第１、第２の減算
器、２ａ，２ｃは反転器、４は（ｎ＋１）ビツト
マルチプレクサ、８は制御回路、９は１ビツトマ
ルチプレクサ、７はフルアダー（加算器）、１０
ａ，１０ｂは第１、第２の正転、反転手段であ
る。
Claims (1)
- 【特許請求の範囲】 １ 第１のｎビツトデイジタル値から第２のｎビ
ツトデイジタル値を減算する第１の減算器と、第
３のｎビツトデイジタル値から第４のｎビツトデ
イジタル値を減算する第２の減算器と、上記第１
の減算器の減算出力を入力とし該入力を全てのビ
ツトについて正転あるいは反転した信号を出力す
る第１の正転、反転手段と、上記第２の減算器の
出力と上記正転、反転手段の出力とを加算する加
算器と、該加算器の最上位ビツトのキヤリ出力の
みを正転又は反転して出力する第２の正転、反転
手段と、上記第１の減算器の最上位ビツトのキヤ
リ出力と上記第２の減算器の最上位ビツトのキヤ
リ出力とを受け上記両キヤリ出力の同符号、異符
号に応じて上記第１の正転、反転手段に反転及び
正転信号をそれぞれ出力させるとともに上記加算
器の最下位ビツトのキヤリ入力に１，０を出力し
上記第２の減算器の最上位ビツトの正、負に応じ
て上記第２の正転、反転手段に反転及び正転信号
をそれぞれ出力させる制御回路とを備え、上記第
２の正転、反転手段より上記第１、第２のｎビツ
トデイジタル値の差の絶対値と上記第３、第４の
ｎビツトデイジタル値の差の絶対値との比較結果
が出力されることを特徴とする差の絶対値比較回
路。 ２ 上記第１ないし第４のｎビツトデイジタル値
がバイナリデイジタル値またはオフセツトバイナ
リデイジタル値であり、上記第１、第２の減算器
の出力が最上位ビツトのキヤリ出力を含む（ｎ＋
１）ビツトの信号であることを特徴とする特許請
求の範囲第１項記載の差の絶対値比較回路。 ３ 上記第１ないし第４のｎビツトデイジタル値
が２の補数表示のバイナリデイジタル値であり、
上記第１、第２の減算器の出力がｎビツトの信号
であることを特徴とする特許請求の範囲第１項記
載の差の絶対値比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056410A JPS61214025A (ja) | 1985-03-20 | 1985-03-20 | 差の絶対値比較回路 |
| US06/840,998 US4761759A (en) | 1985-03-20 | 1986-03-17 | Absolute value comparator for differences |
| DE19863609250 DE3609250A1 (de) | 1985-03-20 | 1986-03-19 | Absolutwertkomparator fuer differenzen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056410A JPS61214025A (ja) | 1985-03-20 | 1985-03-20 | 差の絶対値比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214025A JPS61214025A (ja) | 1986-09-22 |
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