JPH02210558A - 高速メモリクリア付きメモリ回路 - Google Patents
高速メモリクリア付きメモリ回路Info
- Publication number
- JPH02210558A JPH02210558A JP3154589A JP3154589A JPH02210558A JP H02210558 A JPH02210558 A JP H02210558A JP 3154589 A JP3154589 A JP 3154589A JP 3154589 A JP3154589 A JP 3154589A JP H02210558 A JPH02210558 A JP H02210558A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- memory elements
- circuit
- clear
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 87
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電子回路方式のメモリに関し、特にメモリ回路
の改良に関する。
の改良に関する。
（従来の技術）
従来、この種のメモリ回路では逐次書込み、又は逐次読
出しが原則として採用されており、ひとつのアドレスに
対してひとつのデータの書込み、または読出ししかでき
ないように構成さｎていた。
出しが原則として採用されており、ひとつのアドレスに
対してひとつのデータの書込み、または読出ししかでき
ないように構成さｎていた。
（発明が解決しようとする課題）
上述した従来のメモリ回路は、ひとつのアドレスに対し
てひとつのデータの書込み、または読出ししかできない
ので、全メモリ内容をクリアしたい場合には、順次、す
べてのアドレスに対して個々にクリアデータを誉込む必
豐がある。
てひとつのデータの書込み、または読出ししかできない
ので、全メモリ内容をクリアしたい場合には、順次、す
べてのアドレスに対して個々にクリアデータを誉込む必
豐がある。
このため、アドレス空間が大きい場合には、非常に長時
間がかかるという欠点がある。
間がかかるという欠点がある。
本発明の目的は、複数のメモリに対して入力アドレスに
従って対応メモリ素子を選択する第１の種類のメモリ選
択信号を出力するか、あるいは入力アドレスによらず、
すべてのメモリ素子を選択する第２の種類のメモリ選択
信号を出力することにより上記欠点を除去し、アドレス
空間が大きい場合にもメモリクリアに長時間がかかるこ
とがないように構成した高速メモリクリア付きメモリ回
路を提供することにある。
従って対応メモリ素子を選択する第１の種類のメモリ選
択信号を出力するか、あるいは入力アドレスによらず、
すべてのメモリ素子を選択する第２の種類のメモリ選択
信号を出力することにより上記欠点を除去し、アドレス
空間が大きい場合にもメモリクリアに長時間がかかるこ
とがないように構成した高速メモリクリア付きメモリ回
路を提供することにある。
（課題を解決するための手段）
本発明による高速メモリクリア付きメモリ回路は複数の
メモリ素子と、アドレスデコード回路とを具備して構成
したものである。
メモリ素子と、アドレスデコード回路とを具備して構成
したものである。
複数のメモリ素子はデータを畳込み／読出しするための
ものである。
ものである。
アドレスデコード回路は、入力アドレスに従って対応す
るメモリ素子を選択する第１の種類のメモリ選択信号を
出力するか、あるいは入力アドレスに依存せずにすべて
のメモリ素子を選択する第２の種類のメモリ選択信号を
出力するためのものである。
るメモリ素子を選択する第１の種類のメモリ選択信号を
出力するか、あるいは入力アドレスに依存せずにすべて
のメモリ素子を選択する第２の種類のメモリ選択信号を
出力するためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明による高速メモリクリア付きメモリ回路
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
本発明による高速メモリクリア付きメモリ回路は複数の
メモリ素子１０〜１２と、高速メモリクリアを実現する
ために全メモリ素子を同時にデコードすることが可能な
アドレスデコード回路１とにより構成される。
メモリ素子１０〜１２と、高速メモリクリアを実現する
ために全メモリ素子を同時にデコードすることが可能な
アドレスデコード回路１とにより構成される。
メモリ素子１０〜１２は、アドレス信号線２０１の下位
アドレスと、データ信号線３００と、メモリへの畳込み
動作を指示するだめの書込み信号線４００と、メモリ素
子からのデータの読出しを指示するための読出し信号線
５００と、各メモリ素子を選択するためのメモリ素子選
択信号線６００〜６０２とが接続されている。
アドレスと、データ信号線３００と、メモリへの畳込み
動作を指示するだめの書込み信号線４００と、メモリ素
子からのデータの読出しを指示するための読出し信号線
５００と、各メモリ素子を選択するためのメモリ素子選
択信号線６００〜６０２とが接続されている。
アドレスデコード回路１は、アドレス信号線２００の上
位アドレスと、全メモリの同時選択を指示するための高
速メモリクリア信号線１００と、各メモリ素子１０〜１
２の選択を指示するためのメモリ素子選択信号機６００
〜６０２とが接続されている。
位アドレスと、全メモリの同時選択を指示するための高
速メモリクリア信号線１００と、各メモリ素子１０〜１
２の選択を指示するためのメモリ素子選択信号機６００
〜６０２とが接続されている。
次に、本発明の動作につき説明する。
まず、通常動作ではアドレスデコード回路１に対して接
続されている高速メモリクリア信号線１００が未動作の
指示状態であるため、第１の種類のメモリ選択信号が出
力される。この場合には、アドレス信号線２００の上位
アドレスに従りてメモリ素子選択信号線６００〜６０２
の内のひとつだけが有効となり、対応するひとつのメモ
リ素子のみが動作する。選択されたメモリ素子では、ア
ドレス信号線２０１の下位アドレスに従って選択された
アドレスのメモリに対して、書込み信号線４００または
読出信号線５００により、書込みまたは読出しが行われ
る。
続されている高速メモリクリア信号線１００が未動作の
指示状態であるため、第１の種類のメモリ選択信号が出
力される。この場合には、アドレス信号線２００の上位
アドレスに従りてメモリ素子選択信号線６００〜６０２
の内のひとつだけが有効となり、対応するひとつのメモ
リ素子のみが動作する。選択されたメモリ素子では、ア
ドレス信号線２０１の下位アドレスに従って選択された
アドレスのメモリに対して、書込み信号線４００または
読出信号線５００により、書込みまたは読出しが行われ
る。
次に、高速メモリクリアの動作につき説明する。
高速メモリクリアの動作を行う場合には、高速メモリク
リア信号線１００が有効化され、第２の種類のメモリ選
択信号が出力される。この場合、アドレスデコード回路
ｌではアドレス信号線２００の上位アドレスの入力状態
にかかわらず、メモリ素子選択信号＠６００〜６０２は
すべて同時に選択状態を指示し、すべてのメモリ素子ｌ
Ｏ〜１２は同時に動作する。
リア信号線１００が有効化され、第２の種類のメモリ選
択信号が出力される。この場合、アドレスデコード回路
ｌではアドレス信号線２００の上位アドレスの入力状態
にかかわらず、メモリ素子選択信号＠６００〜６０２は
すべて同時に選択状態を指示し、すべてのメモリ素子ｌ
Ｏ〜１２は同時に動作する。
このとき、ひとつのメモリ素子に対するメモリクリア動
作、すなわちメモリ素子内のすべてのメモリに対して特
定のデータの書込み動作を行えば、全メモリ素子１０〜
１２に対して同一内容のクリアデータが同時に書込まれ
る。
作、すなわちメモリ素子内のすべてのメモリに対して特
定のデータの書込み動作を行えば、全メモリ素子１０〜
１２に対して同一内容のクリアデータが同時に書込まれ
る。
（発明の効果）
以上説明したように本発明は、すべてのメモリ素子を同
時にアクセスすることが可能なように、全メモリ素子に
対するアドレスを同時にデコードすることが可能となる
アドレスデコード回路を付加することにより、メモリ内
容をクリアする場合に、単位メモリ素子をクリアする動
作時間ですべてのメモリ素子の内容をクリアすることが
可能となり、メモリクリア時間を大幅に短縮できるとい
う効果がある。
時にアクセスすることが可能なように、全メモリ素子に
対するアドレスを同時にデコードすることが可能となる
アドレスデコード回路を付加することにより、メモリ内
容をクリアする場合に、単位メモリ素子をクリアする動
作時間ですべてのメモリ素子の内容をクリアすることが
可能となり、メモリクリア時間を大幅に短縮できるとい
う効果がある。
第１図は、本発明による高速メモリクリア付きメモリ回
路の一実施例を示すブロック図である。 １・・・アドレスデコード回路 １０〜１２・・・メモリ素子 １００．２００，２０１，３００，４００，５００゜６
００〜６０２・・・信号線
路の一実施例を示すブロック図である。 １・・・アドレスデコード回路 １０〜１２・・・メモリ素子 １００．２００，２０１，３００，４００，５００゜６
００〜６０２・・・信号線
Claims (1)
- データを書込み／読出しするための複数のメモリ素子と
、入力アドレスに従って対応するメモリ素子を選択する
第１の種類のメモリ選択信号を出力するか、あるいは前
記入力アドレスに依存せずにすべてのメモリ素子を選択
する第２の種類のメモリ選択信号を出力するためのアド
レスデコード回路とを具備して構成したことを特徴とす
る高速メモリクリア付きメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154589A JPH02210558A (ja) | 1989-02-10 | 1989-02-10 | 高速メモリクリア付きメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154589A JPH02210558A (ja) | 1989-02-10 | 1989-02-10 | 高速メモリクリア付きメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210558A true JPH02210558A (ja) | 1990-08-21 |
Family
ID=12334161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154589A Pending JPH02210558A (ja) | 1989-02-10 | 1989-02-10 | 高速メモリクリア付きメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210558A (ja) |
-
1989
- 1989-02-10 JP JP3154589A patent/JPH02210558A/ja active Pending
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