JPH02210694A

JPH02210694A - 読出し専用メモリ回路

Info

Publication number: JPH02210694A
Application number: JP1030801A
Authority: JP
Inventors: Akihiro Harada; 晃宏原田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-02-09
Filing date: 1989-02-09
Publication date: 1990-08-22
Anticipated expiration: 2012-04-23
Also published as: JP2603715B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、電気的プログラマブル・リード・オンリ・メ
モリ（以下、ＥＰＲＯＭという）等のような読出し専用
メモリ回路（ＲＯＭ回路）、特にその列ライン及びビッ
トラインのプルアップ手段に関するものである。

（従来の技術）従来、この種の読出し専用メモリ回路としては、特開昭
６１−１８０９９９号公報及び特開昭６１−１８１００
０号公報（以下、文献１という）や、本願出願人が先に
出願した特願昭６２−２８９６８４号明細書（以下、文
献２という）等に記載されるものがあった。

この文献１．２に記載されているように、読出し専用メ
モリ回路のメモリセル方式としては、例えばＭＯＳトラ
ンジスタで構成されるナンド型（以下、ＮＡＮＤ型とい
う）とノア型（以下、ＮＯＲ型という）とがある。高速
読出しを目的とした場合、ＮＯＲ型の方が有利であるが
、ＮＡＮＤ型に比べてメモリセルの占有面積が大きくな
る。

そこで、ＮＯＲ型の変形として、そのＮＯＲ型メモリセ
ル構成の例えば７０〜８０％の面積で実現できるＸセル
方式が提案されている。

Ｘセル方式は本来、２ビット同時読出し方式である。何
故なら、列ラインには同じ行で選択される一対のメモリ
セルのソースが接続され、その−対のメモリセルのドレ
インは前記列ラインに隣接する２つのビットラインにそ
れぞれ接続されているため、前記一対のメモリセルを同
時に選択できるからである。そのため、少なくとも２本
のデータバスが必要となる。

このようなＸセル方式を採用した従来の読出し専用メモ
リ回路は、前記文献１に記載されているように、データ
を記憶するメモリセルマトリクスを備えている。メモリ
セルマトリクスは、交互に配置された複数のビットライ
ン及び列ラインと、これらのビットライン及び列ライン
にほぼ直交して配置された複数の行ラインとを備え、そ
れらの各ビットラインと列ラインとの間には、ＭＯＳト
ランジスタからなるメモリセルがそれぞれ設けられてい
る。複数の行ラインには、その内の１本を選択する行ア
ドレスデコーダが接続され、さらにビットライン及び列
ラインの一方には、それらのラインを所定電位に持ち上
げるプルアップ回路が接続されている。ビットライン及
び列ラインの他方には、列アドレスデコーダの出力によ
りそのビットライン及び列ラインのいずれか一組を選択
するマルチプレクサが接続されている。マルチプレクサ
を介して、ビットラインと２本のデータバスとが接続さ
れ、その各データバスにセンス増幅回路がそれぞれ接続
されている。

この読出し専用メモリ回路では、行デコーダで行ライン
を選択すると共に、列デコーダの出力で、マルチプレク
サを介してビットラインを選択することにより、メモリ
セルを選択し、そのメモリセルのデータをデータバスを
介してセンス増幅回路で増幅した後、読出しデータとし
て出力するようになっている。

ところが、この種の読出し専用メモリ回路では、メモリ
セルの相互コンダクタンスｇｌｎの低下による読出し速
度の低下及び読出しマージンの低下という問題と、選択
から非選択への遷移時における列ライン電位の上昇復帰
速度が遅いという問題があった。

そこで、このような問題を解決するため、本願出願人は
前記文献２において、第２図に示すような読出し専用メ
モリ回路を提案した。

この読出し専用メモリ回路は、データを記憶するメモリ
セルマトリクス１０を備え、そのメモリセルマトリクス
１０には、行選択用の行アドレスデコーダ２０が接続さ
れると共に、列選択用の列アドレスデコーダ３０の出力
によりオン、オフ制御されるマルチプレクサ４０が接続
されている。

また、メモリセルマトリクス１０にはプルアップ回路５
０が接続され、そのプルアップ回路５０には、電源手段
としての機能を有する内部生成定電圧源６０−１．６０
−２が接続されている。マルチプレクサ４０は、データ
バス７０−１．７０−２を介してセンス増幅回路８０−
１．８０−２に接続されている。

メモリセルマトリクス１０は、交互に配置された複数の
ビットライン１１−１．１１−２・・・及び列ライン１
２−１．１２−２．１２−３・・・と、これらのビット
ライン１１−１．１１−２・・・及び列ライン１２−１
．１２−２．１２−３・・・にほぼ直交して配置された
複数の行ライン１３−０〜１３−ｎとを有している。そ
れらの各ビットライン１１−１．１１−２・・・と列ラ
イン１２−１〜１２−３・・・どの間には、Ｎ型ＭＯ８
）ランジスタ（以下、ＮＭＯ８という）からなるメモリ
セル１４−０１〜１４−０４，１４−１１〜１４−１４
．・・・　ｌ４−ｎ１〜ｌ４−ｎ４・・・がそれぞれ設
けられている。各メモリセル１４−０１〜ｌ４−ｎ４・
・・は、そのソース電極（以下、単にソースという）が
各列ライン１２−１〜１２−３・・・に、そのドレイン
電極（以下、単にドレインという）が各ビットライン１
１−１．１１−２・・・に、そのゲート電極（以下、単
にゲートという）が各行ライン１３−〇〜１３−ｎにそ
れぞれ接続されている。

行ライン１３−０〜１３−ｎには行アドレスデコーダ２
０が接続され、ビットライン１１−１゜１１−２・・・
及び列ライン１２−１〜１２−３・・・の一方にはマル
チプレクサ４０が接続されている。

行アドレスデコーダ２０は、入力されるアドレス信号を
解読して複数の第１の選択信号Ｘ。〜Ｘ。

を出力し、その選択信号Ｘｏ−Ｘ、により行ライン１３
−０〜１３−ｎのうちの１本だけを選択する回路である
。列アドレスデコーダ３０は、アドレス信号を解読して
第２の選択信号Ｙ１〜Ｙ３・・・を出力する回路である
。

列アドレスデコーダ３０に接続されたマルチプレクサ４
０は、第２の選択信号Ｙ１〜Ｙ３・・・によリビットラ
イン１１−１．１１−２・・・及び列ライン１２−１〜
１２−３・・・のいずれか−組を選択する回路であり、
複数のスイッチ用ＮＭＯ８４１−１〜４１−４・・・及
びプルダウン用ＮＭＯ８４２−１〜４２−３・・・で構
成されている。各スイッチ用ＮＭＯ８４１−１〜４１−
４・・・は第２の選択信号Ｙ１〜Ｙ３・・・でそれぞれ
オン、オフする機能を有し、そのうちＮＭＯ８４１−１
，４１−２はビットライン１１−１と一方のデータバス
７０−１との間に接続され、ＮＭＯ８４１−３，４１−
４はビットライン１１−２と他方のデータバス７０−２
との間に接続されている。また、各プルダウン用ＮＭＯ
８４１−１〜４１−３・・・は、第２の選択信号Ｙ１〜
Ｙ３・・・でそれぞれオン、オフする機能を有し、各列
ライン１２−１〜１２−３・・・とグランドとの間にそ
れぞれ接続されている。

プルアップ回路５０は、第２の選択信号Ｙ１〜Ｙ３・・
・をそれぞれ反転してその逆相選択信号Ｙ１〜Ｙ３を出
力する複数のインバータ５１−１〜５１−３・・・と、
逆相選択信号Ｙ１〜Ｙ３によりオン。

オフ動作して内部生成定電圧源６０−１の出力により列
ライン１２−１〜１２−３・・・をプルアップす６ＮＭ
Ｏ８５２−１〜５２−３・・・と、逆相選択信号Ｙ１〜
Ｙ３によりオン、オフ動作して内部生成定電圧源６０−
２の出力によりビットライン１１−１〜１２−３・・・
をプルアップするＮＭＯ８５３−１，５３−２，５４−
１，５４−２・・・とで、構成されている。第１と第２
の内部生成定電圧源６０−１．６０−２は、同一の回路
で構成され、定常状態おいて再出力が同電位であり、か
つ読出し時におけるセンス増幅回路８０−１．８０−２
の入力電位とほぼ等しい電位を出力する機能を有してい
る。センス増幅口ｆｆ４ｉ８０−１．８０−２は、選択
されたメモリセル１４−０１〜ｌ４−ｎ４・・・がビッ
トライン１１−１．１１−２・・・を通して流し出す電
流量の変化をビットライン電圧の変化に変換し、その電
圧を増幅して出力する回路である。

以上のように構成される読出し専用メモリ回路において
、例えばメモリセル１４−０１．１４−０２．１４−１
１．１４−１２等を使って一方のセンス増幅回路８０−
１につながったデータバス７０−１の系の読出し動作を
説明する。他方のデータバス７０−２の系は、同様の動
作をすると考えればよい。なお、メモリセル１４−０２
，１４−１１．１４−１２はしきい値が電源電位Ｖｃｃ
より低く、メモリセル１４−０１はしきい値が電源電位
Ｖｃｃより高くなるように、データが書込まれているも
のとする。

まず、選択信号Ｙ３．Ｘ１がＶｃｃレベル、他の選択信
号Ｙ１　、Ｙ２　、Ｘ２〜Ｘｏがグランドレベルである
とする。この時、逆相選択信号Ｙ１゜Ｙ２はＶｃｃレベ
ル、Ｙ３はグランドレベルである。ＮＭＯ８４１−１，
４１−２，４２−１，４２−２がオフ、ＮＭＯ８５２−
１，５２−２，５３−１，５４−１がオンとなるため、
非選択の列ライン１２−１．１２−２及びビットライン
１１−１は、内部生成定電圧源６０−１．６０−２の出
力と同電位となる。内部生成定電圧源６０−１゜６０−
２の電位は、期待値りの読出し時のビットライン電位■
２と同じであるから、列ライン１２−１．１２−２及び
ビットライン１１−１の電位はＶ２にプルアップされる
。

次に、選択信号Ｙ３がグランドレベル、Ｙ２がＶｃｃレ
ベルとなり、メモリセル１４−１２の読出しに移ったと
き、選択された列ライン１２−２は、ＮＭＯ３４２−２
がオン、ＮＭＯ８５２−２がグランドレベルの逆相選択
信号Ｙ２でオフとなることから、グランド電位となる。

非選択の例ライン１２−１は、ＮＭＯ３５２−１がオン
、ＮＭＯ８４２−１がオフのままであるから、非選択時
の電位■２を維持する。ビットライン１１−１は、ＮＭ
Ｏ８５４−１，４１−１がオフ、ＮＭＯ８５３−１，４
１−２がオンであるため、内部生成定電圧源６０−２の
出力とは電気的に切り離されており、センス増幅口８８
０−１が流込むとメモリセル１４−１２が流す電流とが
平衡しなところの電位■３となる。この時、非選択の列
ライン１２−１の電位■２と選択されたビットライン１
１−１の電位■３との間に電位差が生じると、メモリセ
ル１４−１１を介して漏れ電流が流れる。高速読出しを
目的とする場合、数ＰＦに及ぶビットライン１１−１．
１１−２・・・の寄生容量の充放電時間をできるだけ短
くするため、ビットライン１１−１．１１−２・・・の
電位振幅は期待値Ｈの読出し時と期待値りの読出し時と
で１００ｍＶ程度に抑えるのが普通である。つまり、メ
モリセル１４−１１のレイン・ソース間電圧は１００ｍ
Ｗ程度であるので、漏れ電流は選択されたメモリセル１
４−１２の電流に対して十分に小さいため、無視できる
。

次に、選択信号Ｘｏ、Ｙ１がＶｃｃレベル、他の選択信
号Ｘ１〜Ｘ、、Ｙ２　、Ｙ３がグランドレベルとになっ
てメモリセル１４−０１の読出しに移った時、選択され
た列ライン１２−１は、ＮＭＯ８４２−１がオン、グラ
ンドレベルの逆相選択信号Ｙ１によりＮＭＯ８５２−１
がオフなので、グランド電位となる。非選択となった列
ライン１２−２は、ＮＭＯ８４２−２がオフ、Ｖｃｃレ
ベルの逆相選択信号Ｙ２によりＮＭＯ３５２−２がオン
であるため、内部生成定電圧源６０−１の出力と電気的
に接続され、その内部生成定電圧源６０−１の出力電位
■２となる。選択されたメモリセル１４−０１はしきい
値がＶｃｃより高いため、電流パスのなくなったビット
ライン１１−１は期待値りの読出し時の電位■２となる
。

以上のように、第２図の読出し専用メモリ回路では、読
出し選択された例ライン（例えば、１２−１）のＮＭＯ
８５２−１がオフ状態となると共に、非選択の列ライン
１２−２．１２−３の全てのＮＭＯ８５２−２，５２−
３がオフ状態になるので、選択された例ライン１２−１
は内部生成定電圧源６０−１から完全に切り離されて完
全にグランド電位となる。そのため、バックバイアス効
果が解消されてメモリセル１４−０１・・・のｇＩｎ低
下が防止でき、それによって読出し速度及び読出しマー
ジンが向上する。さらに、選択された列ライン１２−１
はＮＭＯ８５２−１によって完全に内部生成定電圧源６
０−１から切り離されるので、他のメモリセル１４−０
２・・・を選択する時に、ＮＭＯ８５２−１・・・のｇ
ＩＩｌ特性に影響されずに、選択列ライン１２−１を高
速に充電することができるという利点がある。

（発明が解決しようとする課題）しかしながら、第２図の読出し専用メモリ回路では、上
記のような利点を有するものの、各ビットライン１１−
１．１１−２・・・毎に２個のプルアップ用ＮＭＯ８５
３−１・５４−１．５３−２・５４−２・・・を設ける
必要があり、しかもそれらをオン、オフ制御するために
２種類の選択信号Ｙ１とｙ２．７２とＹ３・・・を必要
とする。そのため、高集積化によりビットライン間のピ
ッチが小さい、つまりセルピッチの小さいＲＯＭデバイ
スでは、ＮＭＯ８５３−１・５４−１．５３−２・５４
−２・・・の占有面積が大きくなってそのパターン配置
が困難であった。

本発明は前記従来技術が持っていた課題として、ビット
ラインのプルアップ用トランジスタの占有面積が大きく
なってそのパターン配置が困難であるという点について
解決した読出し専用メモリ回路を提供するものである。

（課題を解決するための手段）前記課題を解決するために、第１の発明は、交互に配置
された複数のビットライン及び列ラインと、前記ビット
ライン及び列ラインにほぼ直交して配置された複数の行
ラインと、前記各列ラインとビットラインとの間にそれ
ぞれ接続されゲートが前記各行ラインにそれぞれ接続さ
れた複数のメモリセルと、第１の選択信号を出力して前
記行ラインを選択する第１の選択手段と、第２の選択信
号を出力して前記複数の列ラインのうちの少なくとも１
つの列ラインとその列ラインに隣接する前記ビットライ
ンを同時に選択する第２の選択手段と、選択された前記
ビットライン上の信号を検出してそれを増幅するセンス
増幅回路とを備えなＸセル方式の読出し専用メモリ回路
において、第１゜第２の電源手段、スイッチ手段、及び
ビットラインプルアップ用のＭＯＳトランジスタを設け
たものである。

ここで、第１の電源手段は、読出し時におけるセンス増
幅回路の入力電位とほぼ等しい電位を出力する機能を有
している。第２の電源手段は、入力ノードおよび出力ノ
ードを持つ反転増幅器を備え、読出し時におけるセンス
増幅回路の入力電位とほぼ等しい電位を出力するもので
ある。スイッチ手段は、第１の電源手段の出力側と各列
ラインとの間に接続され、第２の選択信号に基づき選択
時にオフ状態及び非選択時にオン状態となる機能を有し
ている。また、ビットラインプルアップ用のＭＯＳトラ
ンジスタは、前記入力ノードと各ビットラインとの間に
接続され、ゲートが前記出力ノードに接続されている。

第２の発明は、前記第１および第２の電源手段を、単一
の電源手段で構成したものである。

（作用）第１の発明によれば、以上のように読出し専用メモリ回
路を構成したので、同一ビットラインに接続され同一行
ラインにより選択される一対のメモリセルのいずれか一
方は、列ラインをグランド電位等の一定電位にすること
により、選択される。

このようなＸセル方式において、読出し選択された列ラ
インは、それに接続されたスイッチ手段がオフ状態とな
るので、第１の電源手段から切り離されると共に、他の
非選択の全ての列ラインは、それらに接続されたスイッ
チ手段がオン状態となるので、第１の電源手段によって
プルアップされる。その上、ビットラインプルアップ用
のＭＯＳトランジスタは、ゲートが第２の電源手段内の
反転増幅器の出力ノードに接続されているので、ゲート
信号線が共通化された高抵抗手段として機能し、小面積
で、ビットラインを所定電位にプルアップする働きがあ
る。

第２の発明において、単一の電源手段は、その形成面積
の減少と、回路構成を簡単にする働きがある。

従って、前記課題を解決できるのである。

（実施例）第１図は本発明の実施例を示す読出し専用メモリ回路の
概略構成図であり、第２図中の要素と共通の要素には同
一の符号が付されている。

この読出し専用メモリ回路は、第２図と同様にＸセル方
式のＥＰＲＯＭであり、第２図と同様のメモリセルマト
リクス１０、第１の選択手段である行アドレスデコーダ
２０、第２の選択手段である列アドレスデコーダ３０、
及びマルチプレクサ４０を備え、そのマルチプレクサ４
ｏにはデータバス７０−１．７０−２を介してセンス増
幅回路８０−１．８０−２がそれぞれ接続されている。

さらに、ビットライン１１−１．１１−２・・・及び列
ライン１２−１〜１２−３・・・には、本実施例の特徴
であるプルアップ回路９０が接続され、そのプルアップ
回路９０に、第１．第２の電源手段である第１．第２の
内部生成定電圧源１００−１゜１００−２がそれぞれ接
続されている。

ここで、２個のセンス増幅回路８０−１．８０−２は、
同一の回路で構成され、選択されたメモリセル１４−０
１〜ｌ４−ｎ４が・・・がビットライン１１−１．１１
−２・・・を通して流し出す電流量の変化をビットライ
ン電圧の変化に変換し、その電圧を増幅して出力する回
路である。センス増幅回路８０−１は、相補型ＭＯＳト
ランジスタ（以下、ＣＭＯ８という）で構成され、反転
増幅器を構成するＮＭＯ３８１，８２と負荷用のＰ型Ｍ
ＯＳトランジスタ（以下、ＰＭＯ８という）８３゜８４
とを備え、グランドと電源電位Ｖｃｃとの間にＮＭＯ８
８１及びＰＭＯ８８３が直列接続され、データバス７０
−１に接続された入力ノードＮ８０と電源電位Ｖｃｃと
の間にＮＭＯ８８２及び２ＭＯ８８４が直列接続されて
いる。入力ノードＮ８０はＮＭＯ８８１のゲートに接続
され、そのドレイン側の反転増幅器出力ノードＮ８１が
ＮＭＯ８８２のゲートに接続され、さらにそのＮＭＯ８
８２のドレインが出力ノードＮ８２に接続されている。

このようなセンス増幅回路８０−１では、選択メモリセ
ルがオフの場合、ノードＮ８０とＮ８１の電位差がＮＭ
Ｏ８８２のしきい値となる状態で平衡している。つまり
、ＮＭＯ８８２はオフのため、出力ノードＮ８２には電
位Ｖｃｃが出力される。選択メモリセルがオンの場合、
ノードＮ８０の電位力男１下げられることによってノー
ドＮ８１の電位が上がり、ＮＭＯ８８２がオンとなるた
め、出力ノードＮ８２には、２ＭＯ８８４が流す電流と
ＮＭＯ８８２及びメモリセルの直列オン抵抗とが平衡し
たところの電位が現れる。

プルアップ回路９０は、列ライン１２−１〜１２−３・
・・をプルアップする機能とビットライン１１−１．１
１−２・・・をプルアップ機能とを有しており、列アド
レスデコーダ３０から出力される複数の第２の選択信号
Ｙ１〜Ｙ３・・・をそれぞれ反転してその逆相選択信号
Ｙ１〜Ｙ３・・・を出力する複数のインバータ９１−１
〜９１−３・・・を備えている。インバータ９１−１〜
９１−３・・・の出力（則には、スイッチ手段である列
ラインプルアップ用のＮＭＯ８９２−１〜９２−３・・
・のゲートがそれぞれ接続されている。ＮＭＯ８９２−
１〜９２−３・・・は、そのソースまたはドレインが第
１の内部生成定電圧源１００−１の出力ノードＮｌ０Ｉ
−１に共通接続され、そのトレインまたはソースが列ラ
イン１２−１〜１２−３・・・にそれぞれ接続されてい
る。ビットライン１１−１．１１−２・・・には、その
ビットラインプルアップ用のＮＭＯ８９３−１，９３−
２・・・のソースまたはドレインがそれぞれ接続され、
そのドレインまたはソースが第２の内部生成定電圧源１
０２−２の出力ノードＮｌ０１−２に共通接続されてい
る。

第１と第２の内部生成定電圧源１００−１，１００−２
は同一の回路構成であり、読出し時におけるセンス増幅
回路８０−１．８０−２の入力電位とほぼ等しい電位を
出力する回路である。

第１の内部生成定電圧源１００−１は、センス増幅回路
８０−１．８０−２と同様にＣＭＯ８で構成され、反転
増幅器を構成するＮＭＯ８１０１−１，１０２−２、負
荷用のＰＭＯ８１０３−１、及び抵抗１０４−１を備え
ている。グランドと電源電位Ｖｃｃとの間には、ＮＭＯ
８ＩＯＬ−１及びＰＭＯ８１０３−１が直列接続される
と共に、抵抗１０４−１及びＰＭＯ３１０２−１が直列
接続され、さらにＮＭＯ８１０１−１のゲートがＮＭＯ
３１０２−１のソース側出力ノード（反転増幅器の入力
ノード）ＮＩＯＩ−１に接続さｈ、そのＮＭＯ８ＩＯＬ
−１のドレイン側ノード（反転増幅器の出力ノード）Ｎ
１００−１がＮＩＶＩＯ８Ｉ０２−１のゲートに接続さ
れている。ＰＭＯ３Ｉ０３−１及びＮＭＯ８ＩＯＩ−１
，１０２−１２の接続関係は、センス増幅回路８０−１
．８０−２を構成するＰＭｏＳ８３及びＮＭＯ８８１，
８２の接続関係と同じであるので、ＰＭＯ８１０３−１
とＮＭＯ３ＩＯＬ−１（７）デイメンジョン比を、ＰＭ
Ｏ８８３とＮＭＯ８８１のデイメンジョン比と同じにし
ておけば、出力ノードＮｌ０Ｉ−１に発生する電位は期
待値りの読出し時のデータバス７０−１．７０−２　（
またはビットライン１１−１．１１−２＞上の電位と定
常状態において同一となる。抵抗１０４−１は、ＮＭＯ
８１０２−１のサブスレッショルド電流による出力ノー
ドＮ１０１−１の電位上昇を防止するための高抵抗であ
り、ＭｏＳトランジスタで形成してもよい。

第２の内部生成定電圧源１００−２は、第１の内部生成
定電圧源１００−１と同様に、ＮＭＯ８１０１−２，１
０２−２及び負荷用のＰＭＯ８１０３−２からなる反転
増幅器と、抵抗１０４−２とで構成されているため、そ
の出力ノード（反転増幅器の入力ノード）ＮＩＯＩ−２
と第１の内部生成定電圧源１００−１の出力ノードＮｌ
０Ｉ−１とは、定常状態において同電位である。この出
力ノードＮｌ０Ｉ−２は、例えば電位Ｖｃｃ／２であり
、プルアップ回路９０内のＮＭＯ８９３−１，９３−２
・・・のトレインまたはソースに共通接続され、そのＮ
ＭＯ８９３−１，９３−２・・・のゲートが反転増幅器
の出力ノードＮ１００−２に共通接続されている。出力
ノードＮ１００−２は、例えばＮＭＯ８のしきい値電圧
に相当する電位になっている。

以上のように構成される読出し専用メモリ回路の動作を
説明する。なお、動作説明を簡潔にするなめ、例えばメ
モリセル１４−０１．１４−０２゜１４−１１．１４−
１２のデータ書込み状態を第２図の動作説明時と同じと
し、それらのメモリセル１４−０１〜１４−１２の選択
も全く同じ順番で行う。

まず、選択信号Ｙ３　、ＸｌがＶｃｃレベル、他の選択
信号Ｙ１．Ｙ、２　、Ｘ、〜Ｘ、がグランドレベルであ
るとする。この時、逆相選択信号Ｙ１゜Ｙ２はＶｃｃレ
ベル、Ｙ３はグランドレベルである。ＮＭＯ８４１−１
，４１−２，４２−１，４２−２がオフ、ＮＭＯ８９２
−１，９２−２がオンとなるため、非選択の列ライン１
２−１．１２−２及びビットライン１１−１のうち、列
ライン１２−１．１２−２は内部生成定電圧源１００−
１と同電位となる。つまり、内部生成定電圧源１００−
１の出力電位は、期待値りの読出し時のビットライン電
位Ｖ２ａと同じであるから、列ライン１２−１．１２−
２の電位はＶ２ａにプルアップされる。ここで、ＮＭＯ
８９３−１，９３−２はスイッチング動作をせずに常時
オン状態であるから、全ビットライン９３−１．９３−
２・・・はセンス電圧近くに常時バイアスされている。

次に二選択信号Ｙ３がグランドレベル、Ｙ２がＶｃｃレ
ベルとなり、メモリセル１４−１２の読出しに移った時
、選択された列ライン１２−２は、ＮＭＱＳ４２−２が
オン、ＮＭＯ８９２−２がグランドレベルの逆相選択信
号Ｙ２でオフすることから、グランド電位となる。非選
択の列ライン１２−１は、ＮＭＯ８９２−１がオン、Ｎ
ＭＯ８４２−１がオフのままであるから、非選択時の電
位Ｖ２ａを維持する。ビットライン１１−１は、ＮＭＯ
８４１−１がオフ、ＮＭＯ８４１−２がオンであるなめ
、センス電圧付近を基準として、センス増幅回路８０−
１が流込む電流とメモリセル１４−１２が流す電流とが
平衡したところの電位Ｖ３ａとなる。この時、非選択の
列ライン１２−１の電位Ｖ２ａと選択されたビットライ
ン１１−１の電位Ｖ３ａとの間に電位差が生じると、メ
モリセル１４−１１を介して漏れ電流が生じる。しかし
、第２図で説明したように、メモリセル１４−１１のド
レイン・ソース間電圧は１００ｍＷ程度であるので、漏
れ電流は選択されたメモリセル１４−１２の電流に対し
て十分に小さいため、無視できる。

次に、選択信号ＸＯ、ＹｌがＶｃｃレベル、他の選択信
号Ｘ１〜Ｘｏ、Ｙ２．ｙ３がグランドレベルとなってメ
モリセル１４−０１の読出しに移った時、選択された列
ライン１２−１は、ＮＭＯ８４２−１がオン、グランド
レベルの逆相選択信号Ｙ１によりＮＭＯ８９２−１がオ
フなので、グランド電位となる。非選択となって列ライ
ン１２−２は、ＮＭＯ８４２−２がオフ、Ｖｃｃレベル
の逆相選択信号Ｙ２によりＮＭＯ８９２−２がオンであ
るため、内部生成定電圧源１００−１の出力ノードＮｌ
０Ｉ−１と電気的に接続されて電位Ｖ２ａとなる。選択
されたメモリセル１４−０１はしきい値がＶｃｃより高
いため、電流バスのなくなったビットライン１１−１は
期待値りの読出し時の電位Ｖ２ａとなる。

本実施例では、次のような利点を有している。

内部生成定電圧源１００−２は電流の流出がない場合、
つまりメモリセル１４−０１・・・がオンしない場合、
ノードＮ１００−２とノードＮ１０１−２の電位差がＮ
ＭＯＳ１０２−２のしきい値電圧となっている。ＮＭＯ
Ｓ１０２−２はゲート電圧の変化に対して２乗の電流を
流すため、その相互コンダクタンスｇＩＩｌを大きくし
ておくことにより、ノードＮｌ０Ｉ−２から多少の電流
の流出があっても、ノードＮ１００−２の電位がほとん
ど変化しない。また、前述したように、期待値Ｈの読出
し時と期待値りの読出し時のビットラインの電位振幅は
、通常の１００ｍＷ程度であるなめ、ＮＭＯＳ９３−１
．９３−２・・・のしきい値電圧がＮＭＯＳ１０２−２
のしきい値電圧と同じであれば、しきい値近傍の微少電
流領域で動作する。つまり、本実施例の回路では、ビッ
トラインバイアス用のノードＮｌ０Ｉ−２と各ビットラ
イン１１−１．１１−２とが、ＮＭＯＳ９３−１．９３
−２・・・の高抵抗手段（メモリセルのオン抵抗の１０
倍程度の抵抗値を有している）で接続され、そのビット
ライン１１−１．１１−２・・・を常時センス電圧近傍
にバイアスしている。なお、選択されたメモリセル１４
−０１・・・の期待値がＨの場合、ノードＮｌ０Ｉ−２
から、選択されたビットラインに電流リークが存在する
ことになるが、前述した理由に加えて、ＮＭＯＳ９３−
１．９３−２のｇＩＩＩを小さく設定することにより、
センス電流に対して無視できる程度に小さくできる。

このように、本実施例では、第２図の利点を持たせつつ
、１ビツトラインにつき１個のＮＭＯＳ９３−１．９３
−２・・・でビットラインプルアップ用の高抵抗手段を
実現したので、ゲート信号線が共通化すると共に、その
高抵抗手段のパターン配置が容易になり、その占有面積
を小さくできる。

また、高抵抗手段を用いることにより、センス増幅回路
８０−１．８０−２の感度も向上する。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（１）　上記実施例では、列ライン用の内部生成定電圧
源１００−１とビットライン用の内部生成定電圧源１０
０−２とは別電源とした。これは、列ライン１２−１・
・・切換え時の充放電電流により、列ライン用の内部生
成定電圧源１００−１の出力電圧が過渡的に変動する可
能があり、その電圧変動がビットライン１１−１・・・
に伝達することを防止するためである。

しかし、２つの内部生成定電圧源１００−１゜１００−
２は同一回路構成であり、定常的には同一電圧を出力す
るため、単一電源とすることも可能であり、それによっ
て回路構成の簡単化が図れる。

（２）　プルアップ回＃１９０は、他のトランジスタ等
で構成してもよい。例えば、ビットライン１ルアツブ用
のＮＭＯＳ９３−１．９３−２・・・は、ゲート電位を
コントロールすることによってＰＭＯ８に置き換えるこ
とも可能である。

（３）　第１図のセンス増幅回路８０−１．８０−２及
び内部生成定電圧源１００−１，１００−２は、０ＭＯ
８で構成しているが、エンハンスメント型／デプレッシ
ョン型ＭＯＳトランジスタ（Ｅ／Ｄ　　ＭＯＳという）
等の素子で回路を構成してもよい。例えば、Ｅ／Ｄ　　
ＭＯＳで構成する場合ハ、センス増幅口′７ｒＩＩ８０
−１．８０−２及び内部生成定電圧源１００−１，１０
０−２内の負荷用ＰＭＯ３８４，１０３−１，１０３−
２をゲート・ソースを結合したデプレッション型ＭＯＳ
トランジスタに置き換えればよい。

（４）　本発明は、センス回路方式に何ら制約をもたな
いため、ダミーセル等を用いた他のセンス回路を有する
ＲＯＭに適用したり、さらにはマスクＲＯＭや、電気的
再書込み可能なＰＲＯＩＶＩ　（ＥＥＰＲＯＭ）等の他
のＲＯＭに適用することも可能である。

（発明の効果）以上詳細に説明したように、第１の発明によれば、読出
し選択された列ラインのスイッチ手段がオフ状態になる
と共に、非選択の列ラインの全てのスイッチ手段がオン
状態になるので、選択された列ラインは第１の電源手段
から完全に切り離されて完全にグランド電位等の一定電
位となる。そのため、読出し速度及び読出しマージンが
向上する。

このような第２図の効果を有するばかりか、ビットライ
ンプルアップ用ＭＯ８）ランジスタのゲートを、第２の
電源手段内の差動増幅器の出力ノードに接続したので、
そのＭＯＳトランジスタを高抵抗領域で動作させ、高抵
抗手段としての機能を簡単に持たせることができる。そ
のため、ゲート信号線の共通化も含めて、ビットライン
プルアップ回路のパターン配置が容易になり、その回路
の占有面積を小さくできる。さらに、第１の電源手段は
、反転増幅器を有するので、簡単な構造で、一定電位の
供給が行える。

第２の発明では、第１および第２の電源手段を単一の電
源手段で構成しなので、回路構成が簡単になる。

【図面の簡単な説明】

第１図は本発明の実施例を示す読出し専用メモリ回路の
概略構成図、第２図は従来の読出し専用メモリ回路の概
略構成図である。１０・・・・・・メモリセルマトリクス、１１−１．１
１−２・・・・・・ビットライン、１２−１〜１２−３
・・・、・・列ライン、１３−Ｏ〜１３−ｎ・・・・・
・行ライン、１４−０１〜ｌ４−ｎ４・・・・・・メモ
リセル、２０・・・・・・行アドレスデコーダ、３０・
・・・・・列アドレスデコーダ、４０・・・・・・マル
チプレクサ、７０−１．７０−２・・・・・・データバ
ス、８０−１．８０−２・・・・・・センス増幅回路、
９０・・・・・・プルルアツブ回路、９２−１〜９２−
３．９３−１．９３−２・・・・・・ＮＭＯ８，１００
−１，１００−２・・・・・・第１．第２の内部生成定
電圧源。

Claims

【特許請求の範囲】１、交互に配置された複数のビットライン及び列ライン
と、前記ビットライン及び列ラインにほぼ直交して配置
された複数の行ラインと、前記各列ラインとビットライ
ンとの間にそれぞれ接続されゲート電極が前記各行ライ
ンにそれぞれ接続された複数のメモリセルと、第１の選
択信号を出力して前記行ラインを選択する第１の選択手
段と、第２の選択信号を出力して前記複数の列ラインの
うちの少なくとも１つの列ラインとその列ラインに隣接
する前記ビットラインを同時に選択する第２の選択手段
と、選択された前記ビットライン上の信号を検出してそ
れを増幅するセンス増幅回路とを備えた読出し専用メモ
リ回路において、読出し時における前記センス増幅回路の入力電位とほぼ
等しい電位を出力する第１の電源手段と、入力ノードお
よび出力ノードを持つ反転増幅器を有し読出し時におけ
る前記センス増幅回路の入力電位とほぼ等しい電位を出
力する第２の電源手段と、前記第１の電源手段の出力側と前記各列ラインとの間に
接続され前記第２の選択信号に基づき選択時にオフ状態
及び非選択時にオン状態となるスイッチ手段と、前記入力ノードと前記各ビットラインとの間に接続され
ゲート電極が前記出力ノードに接続されたビットライン
プルアップ用のＭＯＳトランジスタとを、設けたことを特徴とする読出し専用メモリ回路。２、請求項１記載の読出し専用メモリ回路おいて、前記
第１および第２の電源手段は、単一の電源手段で構成し
た読出し専用メモリ回路。