JPH04212799A - テスト回路内蔵半導体メモリ - Google Patents
テスト回路内蔵半導体メモリInfo
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- JPH04212799A JPH04212799A JP3005513A JP551391A JPH04212799A JP H04212799 A JPH04212799 A JP H04212799A JP 3005513 A JP3005513 A JP 3005513A JP 551391 A JP551391 A JP 551391A JP H04212799 A JPH04212799 A JP H04212799A
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- 230000004044 response Effects 0.000 claims description 6
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- 238000010586 diagram Methods 0.000 description 11
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はテスト回路内蔵半導体メ
モリに関し、特にメモリセルアレイにデータを書込んだ
後これを読出して正常に書込み，読出しが行なわれたか
どうかを判定する機能を備えたテスト回路内蔵半導体メ
モリに関する。
モリに関し、特にメモリセルアレイにデータを書込んだ
後これを読出して正常に書込み，読出しが行なわれたか
どうかを判定する機能を備えたテスト回路内蔵半導体メ
モリに関する。
【０００２】
【従来の技術】半導体メモリにおいては、メモリセルア
レイの各メモリセルにデータを書込んだ後これを読出し
、この読出されたデータにより正常に書込み動作及び読
出し動作が行なわれたかどうかを判定するテストが実施
される。このテストを、通常の書込み用の回路及び読出
し用の回路のみを用いて実施すると、半導体メモリの大
容量化に伴い、このテストに必要な時間は指数関数的に
増大し、このテストを実施することは極めて困難となる
。またテスト時間の増大は、半導体メモリのコストを引
上げるだけでなく、この半導体メモリを使用しているシ
ステムのコストをも引上げる。そこで現在では、メガビ
ット級の半導体メモリには大抵、テスト時間を短縮する
ためのテスト回路が内蔵されている。
レイの各メモリセルにデータを書込んだ後これを読出し
、この読出されたデータにより正常に書込み動作及び読
出し動作が行なわれたかどうかを判定するテストが実施
される。このテストを、通常の書込み用の回路及び読出
し用の回路のみを用いて実施すると、半導体メモリの大
容量化に伴い、このテストに必要な時間は指数関数的に
増大し、このテストを実施することは極めて困難となる
。またテスト時間の増大は、半導体メモリのコストを引
上げるだけでなく、この半導体メモリを使用しているシ
ステムのコストをも引上げる。そこで現在では、メガビ
ット級の半導体メモリには大抵、テスト時間を短縮する
ためのテスト回路が内蔵されている。
【０００３】このテスト回路内蔵半導体メモリは、一般
的に複数のメモリセルアレイを備えている。そのテスト
回路は、これら各メモリセルアレイに同一のデータを書
込み、この後、この書込まれた同一のデータを各メモリ
セルアレイから読出してこれらデータが一致しているか
どうかにより、書込み動作及び読出し動作が正常に行な
われたかどうかを判定する。
的に複数のメモリセルアレイを備えている。そのテスト
回路は、これら各メモリセルアレイに同一のデータを書
込み、この後、この書込まれた同一のデータを各メモリ
セルアレイから読出してこれらデータが一致しているか
どうかにより、書込み動作及び読出し動作が正常に行な
われたかどうかを判定する。
【０００４】次に、従来のテスト回路内蔵半導体メモリ
について、図７を参照して説明する。
について、図７を参照して説明する。
【０００５】このテスト回路内蔵半導体メモリには、ｎ
個のメモリセルアレイＭＡ１，ＭＡ２，…，ＭＡｎが設
けられている。これら各メモリセルアレイＭＡ１〜ＭＡ
ｎとそれぞれ対応してｎ個のデータ増幅器ＤＡＡ１，Ｄ
ＡＡ２，…，ＤＡＡｎが設けられている。また、データ
増幅器ＤＡＡ１〜ＤＡＡｎに対応してｎ本のデータバス
ＤＢ１，ＤＢ２，…，ＤＢｎが設けられ、対応するデー
タ増幅器ＤＡＡ１〜ＤＡＡｎの入出力端にそれぞれ接続
している。データバスＤＢ１〜ＤＢｎの一端にはスイッ
チ回路３が設けられている。このスイッチ回路３は、ス
イッチ選択信号ＳＷ１，ＳＷ２，…，ＳＷｎにより、デ
ータバスＤＢ１〜ＤＢｎを選択的にデータ・イン・バッ
ファ１の出力端及びデータ・アウト・バッファ２の入力
端に接続する。また、データバスＤＢ１〜ＤＢｎの他端
にはテスト回路４が設けられている。
個のメモリセルアレイＭＡ１，ＭＡ２，…，ＭＡｎが設
けられている。これら各メモリセルアレイＭＡ１〜ＭＡ
ｎとそれぞれ対応してｎ個のデータ増幅器ＤＡＡ１，Ｄ
ＡＡ２，…，ＤＡＡｎが設けられている。また、データ
増幅器ＤＡＡ１〜ＤＡＡｎに対応してｎ本のデータバス
ＤＢ１，ＤＢ２，…，ＤＢｎが設けられ、対応するデー
タ増幅器ＤＡＡ１〜ＤＡＡｎの入出力端にそれぞれ接続
している。データバスＤＢ１〜ＤＢｎの一端にはスイッ
チ回路３が設けられている。このスイッチ回路３は、ス
イッチ選択信号ＳＷ１，ＳＷ２，…，ＳＷｎにより、デ
ータバスＤＢ１〜ＤＢｎを選択的にデータ・イン・バッ
ファ１の出力端及びデータ・アウト・バッファ２の入力
端に接続する。また、データバスＤＢ１〜ＤＢｎの他端
にはテスト回路４が設けられている。
【０００６】通常動作モードにおいては、書込み動作時
、ライト・イネーブル信号ＷＥがアクティブレベルにな
るとデータ・イン・バッファが活性化し、外部データ入
力端子ＴＭ１からの書込み用のデータＤｉｎをスイッチ
回路３へ供給する。スイッチ回路３は、スイッチ選択信
号ＳＷ１〜ＳＷｎによりデータバスＤＢ１〜ＤＢｎのう
ちの一つを選択して書込み用のデータＤｉｎを選択され
たデータバス（例えばＤＢ１）へ伝達する。この書込み
用のデータＤｉｎはデータ増幅器（例えばＤＡＡ１）を
介してメモリセルアレイ（例えばＭＡ１）に供給される
。読出し動作時には、上述の書込み動作時とは逆の経路
でメモリセルアレイ（例えばＭＡ１）から読出されたデ
ータがデータ・アウト・バッファ２の入力端に供給され
る。
、ライト・イネーブル信号ＷＥがアクティブレベルにな
るとデータ・イン・バッファが活性化し、外部データ入
力端子ＴＭ１からの書込み用のデータＤｉｎをスイッチ
回路３へ供給する。スイッチ回路３は、スイッチ選択信
号ＳＷ１〜ＳＷｎによりデータバスＤＢ１〜ＤＢｎのう
ちの一つを選択して書込み用のデータＤｉｎを選択され
たデータバス（例えばＤＢ１）へ伝達する。この書込み
用のデータＤｉｎはデータ増幅器（例えばＤＡＡ１）を
介してメモリセルアレイ（例えばＭＡ１）に供給される
。読出し動作時には、上述の書込み動作時とは逆の経路
でメモリセルアレイ（例えばＭＡ１）から読出されたデ
ータがデータ・アウト・バッファ２の入力端に供給され
る。
【０００７】通常動作モードではテスト結果判定信号Ｔ
Ｊがタイミング信号Φ１と同期して低レベルのアクティ
ブレベルとなるので、このタイミング信号Φ１に同期し
てデータ・アウト・バッファ２が動作しメモリセルアレ
イから読出されたデータがデータ出力端子ＴＭ２から外
部へ出力される。
Ｊがタイミング信号Φ１と同期して低レベルのアクティ
ブレベルとなるので、このタイミング信号Φ１に同期し
てデータ・アウト・バッファ２が動作しメモリセルアレ
イから読出されたデータがデータ出力端子ＴＭ２から外
部へ出力される。
【０００８】テストモードにおいては、書込み動作時、
スイッチ回路３の全スイッチをオンとしてデータバスＤ
Ｂ１〜ＤＢｎを全てデータ・イン・バッファ１の出力端
と接続し、同一の書込み用のデータＤｉｎが各メモリセ
ルアレイＭＡ１〜ＭＡｎに供給され書込まれる。読出し
動作時には、各データバスＤＢ１〜ＤＢｎはデータ・イ
ン・バッファ１の出力端及びデータ・アウト・バッファ
２の入力端と切離され、各メモリセルアレイＭＡ１〜Ｍ
Ａｎから読出されたデータがデータ増幅器ＤＡＡ１〜Ｄ
ＡＡｎ及びデータバスＤＢ１〜ＤＢｎを介してテスト回
路４に入力される。テスト回路４は、データＤＢ１〜Ｄ
Ｂｎからのデータが全て同一であればＮＡＮＤゲートＮ
ＡＧ４１及びＮＯＲゲートＮＯＧ４１の出力データは同
一となるので、これら出力データが同一のときは書込み
，読出しが正常に行なわれたと判定する。
スイッチ回路３の全スイッチをオンとしてデータバスＤ
Ｂ１〜ＤＢｎを全てデータ・イン・バッファ１の出力端
と接続し、同一の書込み用のデータＤｉｎが各メモリセ
ルアレイＭＡ１〜ＭＡｎに供給され書込まれる。読出し
動作時には、各データバスＤＢ１〜ＤＢｎはデータ・イ
ン・バッファ１の出力端及びデータ・アウト・バッファ
２の入力端と切離され、各メモリセルアレイＭＡ１〜Ｍ
Ａｎから読出されたデータがデータ増幅器ＤＡＡ１〜Ｄ
ＡＡｎ及びデータバスＤＢ１〜ＤＢｎを介してテスト回
路４に入力される。テスト回路４は、データＤＢ１〜Ｄ
Ｂｎからのデータが全て同一であればＮＡＮＤゲートＮ
ＡＧ４１及びＮＯＲゲートＮＯＧ４１の出力データは同
一となるので、これら出力データが同一のときは書込み
，読出しが正常に行なわれたと判定する。
【０００９】この判定は判定回路４１によって行なわれ
る。判定回路４１は、電源ＶＤ と接地点との間に直列
接続された１つのＰチャンネルＭＯＳトランジスタＱ４
１および４つのＮチャネルトランジスタＭＯＳトランジ
スタＱ４２，Ｑ４３，Ｑ４４，Ｑ４５を含んでいる。Ｐ
チャンネルトランジスタＱ４１および１つのＮチャンネ
ルトランジスタＱ４５はゲートにタイミング信号Φ１を
受け、他の３つのＮチャンネルトランジスタＱ４４，Ｑ
４３，Ｑ４２はゲートにそれぞれテストモード・イネー
ブル信号ＴＥ、インバータＩＶ４２を介したＮＯＲゲー
トＮＯＧ４１の出力、ＮＡＮＤゲートＮＡＧ４１の出力
を受ける。タイミング信号Φ１の低ベレルによってトラ
ンジスタＱ４１をオンさせ判定回路４１の出力点を定期
的に高レベルにプリチャージする。通常動作モードにお
いてはテスト・イネーブル信号ＴＥが低レベルであるの
でトランジスタＱ４４は常にオフであり、判定回路４１
の出力点は接地されることなく、そのインバータＩＶ４
５の出力であるテスト結果判定信号ＴＪは低レベルのア
クティブレベルを維持する。テストモードではテストモ
ード・イネーブル信号ＴＥが高レベルとなってトランジ
スタＱ４４がオンとなり、タイミング信号Φ１の高レベ
ルによってトランジスタＱ４５が定期的にオンし、それ
に同期して判定出力が得られる。メモリセルの読出しデ
ータが一致しているときは、テスト回路４のＮＡＮＤゲ
ートＮＡＧ４１およびＮＯＲゲートＮＯＧ４１の出力デ
ータが必ず同一となり、このときはトランジスタＱ４２
およびＱ４３のゲートには必ず異なるデータが印加され
るので、これら２つのトランジスタＱ４２およびＱ４３
の一方は必ずオフとなる。したがって判定回路４１の出
力点はプリチャージされた高レベルを維持し、テスト結
果判定信号ＴＪは低レベルのアクティブレベルとなる。 その結果データ・アウト・バッファ２は活性化される。
る。判定回路４１は、電源ＶＤ と接地点との間に直列
接続された１つのＰチャンネルＭＯＳトランジスタＱ４
１および４つのＮチャネルトランジスタＭＯＳトランジ
スタＱ４２，Ｑ４３，Ｑ４４，Ｑ４５を含んでいる。Ｐ
チャンネルトランジスタＱ４１および１つのＮチャンネ
ルトランジスタＱ４５はゲートにタイミング信号Φ１を
受け、他の３つのＮチャンネルトランジスタＱ４４，Ｑ
４３，Ｑ４２はゲートにそれぞれテストモード・イネー
ブル信号ＴＥ、インバータＩＶ４２を介したＮＯＲゲー
トＮＯＧ４１の出力、ＮＡＮＤゲートＮＡＧ４１の出力
を受ける。タイミング信号Φ１の低ベレルによってトラ
ンジスタＱ４１をオンさせ判定回路４１の出力点を定期
的に高レベルにプリチャージする。通常動作モードにお
いてはテスト・イネーブル信号ＴＥが低レベルであるの
でトランジスタＱ４４は常にオフであり、判定回路４１
の出力点は接地されることなく、そのインバータＩＶ４
５の出力であるテスト結果判定信号ＴＪは低レベルのア
クティブレベルを維持する。テストモードではテストモ
ード・イネーブル信号ＴＥが高レベルとなってトランジ
スタＱ４４がオンとなり、タイミング信号Φ１の高レベ
ルによってトランジスタＱ４５が定期的にオンし、それ
に同期して判定出力が得られる。メモリセルの読出しデ
ータが一致しているときは、テスト回路４のＮＡＮＤゲ
ートＮＡＧ４１およびＮＯＲゲートＮＯＧ４１の出力デ
ータが必ず同一となり、このときはトランジスタＱ４２
およびＱ４３のゲートには必ず異なるデータが印加され
るので、これら２つのトランジスタＱ４２およびＱ４３
の一方は必ずオフとなる。したがって判定回路４１の出
力点はプリチャージされた高レベルを維持し、テスト結
果判定信号ＴＪは低レベルのアクティブレベルとなる。 その結果データ・アウト・バッファ２は活性化される。
【００１０】これと同時に、データバスＢＤ１〜ＢＤｎ
のデータと同一レベルのデータがインバータＩＶ４１，
ＩＶ４２、ＮＡＮＤゲートＮＡＧ４２、インバータＩＶ
４３、トランスファゲートＴ４１を介してデータ・アウ
ト・バッファ２の入力端へ伝達される。こうして正常に
書込み，読出しが行なわれると、このときの書込み用の
データＤｉｎと対応したレベルのデータがデータ出力端
子ＴＭ２から外部へ出力される。
のデータと同一レベルのデータがインバータＩＶ４１，
ＩＶ４２、ＮＡＮＤゲートＮＡＧ４２、インバータＩＶ
４３、トランスファゲートＴ４１を介してデータ・アウ
ト・バッファ２の入力端へ伝達される。こうして正常に
書込み，読出しが行なわれると、このときの書込み用の
データＤｉｎと対応したレベルのデータがデータ出力端
子ＴＭ２から外部へ出力される。
【００１１】一方、メモリセルの読出しデータが異なっ
ているときは、テスト回路４のＮＡＮＤゲートＮＡＧ４
１の出力は必ず高レベル、ＮＯＲゲートＮＯＧ４１の出
力は必ず低レベルとなるので、判定回路４１のトランジ
スタＱ４２，Ｑ４３はともにオンとなり、出力点のレベ
ルを低レベルにする。従って結果判定信号ＴＪは高レベ
ルとなり、データ・アウト・バッファ２を不活性化する
。その結果、データ出力端子ＴＭ２はハイ・インピーダ
ンス状態となり、エラーがあったことを示す。
ているときは、テスト回路４のＮＡＮＤゲートＮＡＧ４
１の出力は必ず高レベル、ＮＯＲゲートＮＯＧ４１の出
力は必ず低レベルとなるので、判定回路４１のトランジ
スタＱ４２，Ｑ４３はともにオンとなり、出力点のレベ
ルを低レベルにする。従って結果判定信号ＴＪは高レベ
ルとなり、データ・アウト・バッファ２を不活性化する
。その結果、データ出力端子ＴＭ２はハイ・インピーダ
ンス状態となり、エラーがあったことを示す。
【００１２】このように、各メモリセルアレイＭＡ１〜
ＭＡｎに同一のデータを同時に書込み、これら書込まれ
たデータを読出して一致しているかどうかを判定するこ
とによって半導体メモリのテストを行なっていた。
ＭＡｎに同一のデータを同時に書込み、これら書込まれ
たデータを読出して一致しているかどうかを判定するこ
とによって半導体メモリのテストを行なっていた。
【００１３】この従来のテスト回路内蔵半導体メモリに
おいては、データ増幅器ＤＡＡ１〜ＤＡＡｎが常時動作
状態にあるため、データ増幅器ＤＡＡ１〜ＤＡＡｎとデ
ータ・イン・バッファ１及びデータ・アウト・バッファ
２との間のデータの伝達を選択的に制御する必要があり
、また、各データ増幅器ＤＡＡ１〜ＤＡＡｎからのデー
タをテスト回路４へ伝達する必要がある。このため、デ
ータ増幅器ＤＡＡ１〜ＤＡＡｎと同数のデータバスＤＢ
１〜ＤＢｎが必要であった。
おいては、データ増幅器ＤＡＡ１〜ＤＡＡｎが常時動作
状態にあるため、データ増幅器ＤＡＡ１〜ＤＡＡｎとデ
ータ・イン・バッファ１及びデータ・アウト・バッファ
２との間のデータの伝達を選択的に制御する必要があり
、また、各データ増幅器ＤＡＡ１〜ＤＡＡｎからのデー
タをテスト回路４へ伝達する必要がある。このため、デ
ータ増幅器ＤＡＡ１〜ＤＡＡｎと同数のデータバスＤＢ
１〜ＤＢｎが必要であった。
【００１４】
【発明が解決しようとする課題】上述した従来のテスト
回路内蔵半導体メモリは、各メモリセルアレイＭＡ１〜
ＭＡｎ及びデータ増幅器ＤＡＡ１〜ＤＡＡｎとそれぞれ
対応するデータバスＤＢ１〜ＤＢｎが必要であった。す
なわち、メモリセルアレイ及びデータ増幅器がそれぞれ
４個ずつあれば、データバスは４本必要であった。
回路内蔵半導体メモリは、各メモリセルアレイＭＡ１〜
ＭＡｎ及びデータ増幅器ＤＡＡ１〜ＤＡＡｎとそれぞれ
対応するデータバスＤＢ１〜ＤＢｎが必要であった。す
なわち、メモリセルアレイ及びデータ増幅器がそれぞれ
４個ずつあれば、データバスは４本必要であった。
【００１５】一方、メモリセルアレイ，データ増幅器及
びデータバスの数が一定であれば、メモリ容量が増加す
るに伴いテスト時間が長くなる。従って、テスト時間を
短縮するためには、メモリセルアレイ，データ増幅器及
びデータバスの数を増やし、メモリセルアレイ一個当り
のメモリ容量を少なくする必要がある。例えば、メモリ
容量が１Ｍビットのときメモリセルアレイ，データ増幅
器及びデータバスの数が４であると、メモリ容量が４Ｍ
ビット，１６Ｍビット，さらに６４Ｍビットと増加し、
これらのテスト時間を同一にしようとすると、これらの
メモリセルアレイ，データ増幅器及びデータバスの数は
、１６，６４，２５６と増加していく。
びデータバスの数が一定であれば、メモリ容量が増加す
るに伴いテスト時間が長くなる。従って、テスト時間を
短縮するためには、メモリセルアレイ，データ増幅器及
びデータバスの数を増やし、メモリセルアレイ一個当り
のメモリ容量を少なくする必要がある。例えば、メモリ
容量が１Ｍビットのときメモリセルアレイ，データ増幅
器及びデータバスの数が４であると、メモリ容量が４Ｍ
ビット，１６Ｍビット，さらに６４Ｍビットと増加し、
これらのテスト時間を同一にしようとすると、これらの
メモリセルアレイ，データ増幅器及びデータバスの数は
、１６，６４，２５６と増加していく。
【００１６】メモリセルアレイ及びデータ増幅器が占有
する半導体チップ上の面積は、メモリ容量に比例する。 一方、データバスが占有する半導体チップ上の面積は、
メモリ容量に関係なくデータバス自体の数に比例する。
する半導体チップ上の面積は、メモリ容量に比例する。 一方、データバスが占有する半導体チップ上の面積は、
メモリ容量に関係なくデータバス自体の数に比例する。
【００１７】このテスト回路内蔵半導体メモリにおいて
は、メモリ容量の増加に伴い、メモリセルアレイ及びデ
ータ増幅器の面積が増加するのは当然であるが、テスト
時間を短縮しようとするとデータバスの本数が増加して
その面積が増大し、半導体チップの面積を更に増大させ
るという問題点があった。
は、メモリ容量の増加に伴い、メモリセルアレイ及びデ
ータ増幅器の面積が増加するのは当然であるが、テスト
時間を短縮しようとするとデータバスの本数が増加して
その面積が増大し、半導体チップの面積を更に増大させ
るという問題点があった。
【００１８】また、各データ増幅器の出力端にはそれぞ
れ対応するデータバスが接続されるので、データ増幅器
とデータバスとを接続する配線の寄生容量と、データバ
ス自身の寄生容量とが各データ増幅器の出力端に接続さ
れることになり、データ増幅器から出力されるデータを
遅延させる。この寄生容量は、データ増幅器から最も遠
い位置に配置されたデータバスの経路で最も大きくなり
、それはデータバスの数が多いほど大きくなる。一般に
、動作速度は遅延時間の最も大きいデータによって決ま
るので、テスト時間を短縮するためにデータバス等の数
を増加させると読出し動作速度が低下するという問題点
があった。
れ対応するデータバスが接続されるので、データ増幅器
とデータバスとを接続する配線の寄生容量と、データバ
ス自身の寄生容量とが各データ増幅器の出力端に接続さ
れることになり、データ増幅器から出力されるデータを
遅延させる。この寄生容量は、データ増幅器から最も遠
い位置に配置されたデータバスの経路で最も大きくなり
、それはデータバスの数が多いほど大きくなる。一般に
、動作速度は遅延時間の最も大きいデータによって決ま
るので、テスト時間を短縮するためにデータバス等の数
を増加させると読出し動作速度が低下するという問題点
があった。
【００１９】本発明の第１の目的は、半導体チップの面
積を小さくすることができるテスト回路内蔵半導体メモ
リを提供することである。
積を小さくすることができるテスト回路内蔵半導体メモ
リを提供することである。
【００２０】本発明の第２の目的は、半導体チップの面
積を増大させることなくテスト時間を短縮することがで
きるテスト回路内蔵半導体メモリを提供することである
。
積を増大させることなくテスト時間を短縮することがで
きるテスト回路内蔵半導体メモリを提供することである
。
【００２１】本発明の第３の目的は、読出し動作速度を
速くすることができるテスト回路内蔵半導体メモリを提
供することである。
速くすることができるテスト回路内蔵半導体メモリを提
供することである。
【００２２】
【課題を解決するための手段】本発明のテスト回路内蔵
半導体メモリは、少なくとも４つのメモリセルアレイの
各各に対応して設けられ、書込み動作時には書込み用の
データを対応する前記メモリセルアレイへ供給し、読出
し動作時には対応する前記メモリセルアレイから互いに
相補のレベルをもつ第１及び第２のデータを出力する合
計で少なくとも４つのデータ増幅器と、前記データ増幅
器に対し共通に設けられ前記書込み用のデータを伝達す
る書込みバスと、前記データ増幅器に対し共通に設けら
れた第１及び第２の読出しバスと、前記データ増幅器か
らの第１のデータが全て第１のレベルのときのみ第１及
び第２のレベルのうちの予め設定された方のレベルとな
りそれ以外のときは他方のレベルとなるデータを前記第
１の読出しバスへ供給する第１の論理回路と、前記デー
タ増幅器からの第２のデータが全て第１のレベルのとき
のみ前記第１及び第２のレベルのうちの予め設定された
方のレベルとなりそれ以外のときは他方のレベルとなる
データを前記第２の読出しバスへ供給する第２の論理回
路と、前記第１及び第２の読出しバスのデータに応じて
テスト結果判定信号を出力する第３の論理回路と、前記
テスト結果判定信号に応答して前記第１及び第２の読出
しバスからのデータのうちの少なくとも一方をデータ出
力端子へ伝達するデータ出力回路とを有している。
半導体メモリは、少なくとも４つのメモリセルアレイの
各各に対応して設けられ、書込み動作時には書込み用の
データを対応する前記メモリセルアレイへ供給し、読出
し動作時には対応する前記メモリセルアレイから互いに
相補のレベルをもつ第１及び第２のデータを出力する合
計で少なくとも４つのデータ増幅器と、前記データ増幅
器に対し共通に設けられ前記書込み用のデータを伝達す
る書込みバスと、前記データ増幅器に対し共通に設けら
れた第１及び第２の読出しバスと、前記データ増幅器か
らの第１のデータが全て第１のレベルのときのみ第１及
び第２のレベルのうちの予め設定された方のレベルとな
りそれ以外のときは他方のレベルとなるデータを前記第
１の読出しバスへ供給する第１の論理回路と、前記デー
タ増幅器からの第２のデータが全て第１のレベルのとき
のみ前記第１及び第２のレベルのうちの予め設定された
方のレベルとなりそれ以外のときは他方のレベルとなる
データを前記第２の読出しバスへ供給する第２の論理回
路と、前記第１及び第２の読出しバスのデータに応じて
テスト結果判定信号を出力する第３の論理回路と、前記
テスト結果判定信号に応答して前記第１及び第２の読出
しバスからのデータのうちの少なくとも一方をデータ出
力端子へ伝達するデータ出力回路とを有している。
【００２３】また、前記第１の論理回路が、対応するデ
ータ増幅器に近接して設けられた複数個の第１のトラン
ジスタを有し、前記第１のトランジスタのゲートに前記
各データ増幅器からの第１のデータがそれぞれ対応して
供給され、ドレインが共に前記第１の読出しバスに接続
され、前記第２の論理回路が、対応するデータ増幅器に
近接して設けられた複数個の第２のトランジスタを有し
、前記第２のトランジスタのゲートに前記各データ増幅
器からの第２のデータがそれぞれ対応して供給され、ド
レインが共に前記第２の読出しバスに接続されて構成さ
れる。また、前記データ増幅器が、非選択状態のときは
、前記第１及び第２のトランジスタをオフ状態とするよ
うに前記第１及び第２のデータのレベルが設定される。
ータ増幅器に近接して設けられた複数個の第１のトラン
ジスタを有し、前記第１のトランジスタのゲートに前記
各データ増幅器からの第１のデータがそれぞれ対応して
供給され、ドレインが共に前記第１の読出しバスに接続
され、前記第２の論理回路が、対応するデータ増幅器に
近接して設けられた複数個の第２のトランジスタを有し
、前記第２のトランジスタのゲートに前記各データ増幅
器からの第２のデータがそれぞれ対応して供給され、ド
レインが共に前記第２の読出しバスに接続されて構成さ
れる。また、前記データ増幅器が、非選択状態のときは
、前記第１及び第２のトランジスタをオフ状態とするよ
うに前記第１及び第２のデータのレベルが設定される。
【００２４】また、前記第１及び２の論理回路がそれぞ
れＮＯＲ回路で構成される。
れＮＯＲ回路で構成される。
【００２５】また、前記第１及び第２の論理回路がそれ
ぞれＡＮＤ回路で構成される。
ぞれＡＮＤ回路で構成される。
【００２６】また、前記第１及び第２の論理回路がそれ
ぞれ、タイミング信号に同期して論理処理結果を出力す
るダイナミック型のＮＯＲ回路で構成される。
ぞれ、タイミング信号に同期して論理処理結果を出力す
るダイナミック型のＮＯＲ回路で構成される。
【００２７】また、前記第１及び第２の論理回路がそれ
ぞれ、タイミング信号に同期して論理処理結果を出力す
るダイナミック型のＡＮＤ回路で構成される。
ぞれ、タイミング信号に同期して論理処理結果を出力す
るダイナミック型のＡＮＤ回路で構成される。
【００２８】また、前記第３の論理回路が、第１及び第
２の読出しバスからのデータとテストモード・イネーブ
ル信号とを入力するＮＯＲ回路で構成される。
２の読出しバスからのデータとテストモード・イネーブ
ル信号とを入力するＮＯＲ回路で構成される。
【００２９】また、前記第１の論理回路が、ゲートに各
データ増幅器からの前記第１のデータをそれぞれ対応し
て入力しドレインを共に第１の読出しバスに接続しソー
スを共通接続して対応する前記データ増幅器に近接して
設けられた一導電型の複数の第１のトランジスタと、ソ
ースを接地電位点に接続しドレインを前記各第１のトラ
ンジスタの各各のソースに接続してゲートにタイミング
信号を入力する一導電型の第２のトランジスタと、ソー
スを電源供給端子に接続しドレインを前記第１の読出し
バスに接続しゲートに前記タイミング信号を入力する逆
導電型の第３のトランジスタとを含んで構成され、前記
第２の論理回路が、ゲートに各データ増幅器からの前記
第２のデータをそれぞれ対応して入力しドレインを共に
前記第２の読出しバスに接続しソースを共通接続して対
応する前記データ増幅器に近接して設けられた一導電型
の複数の第４のトランジスタと、ソースを前記電源供給
端子に接続しドレインを前記第２の読出しバスに接続し
ゲートに前記タイミング信号を入力する逆導電型の第５
のトランジスタとを含んで構成される。
データ増幅器からの前記第１のデータをそれぞれ対応し
て入力しドレインを共に第１の読出しバスに接続しソー
スを共通接続して対応する前記データ増幅器に近接して
設けられた一導電型の複数の第１のトランジスタと、ソ
ースを接地電位点に接続しドレインを前記各第１のトラ
ンジスタの各各のソースに接続してゲートにタイミング
信号を入力する一導電型の第２のトランジスタと、ソー
スを電源供給端子に接続しドレインを前記第１の読出し
バスに接続しゲートに前記タイミング信号を入力する逆
導電型の第３のトランジスタとを含んで構成され、前記
第２の論理回路が、ゲートに各データ増幅器からの前記
第２のデータをそれぞれ対応して入力しドレインを共に
前記第２の読出しバスに接続しソースを共通接続して対
応する前記データ増幅器に近接して設けられた一導電型
の複数の第４のトランジスタと、ソースを前記電源供給
端子に接続しドレインを前記第２の読出しバスに接続し
ゲートに前記タイミング信号を入力する逆導電型の第５
のトランジスタとを含んで構成される。
【００３０】また、前記第１の論理回路が、各データ増
幅器からの第１のデータをそれぞれ対応して反転する複
数の第１のインバータと、ゲートに前記データ増幅器か
らの前記第１のデータをそれぞれ対応する前記第１のイ
ンバータを介して入力しドレインを共に前記第１の読出
しバスに接続しソースを共通接続して対応する前記デー
タ増幅器に近接して設けられた一導電型の複数の第１の
トランジスタと、ソースを接地電位点に接続しドレイン
を前記第１のトランジスタの各各のソースに接続しゲー
トにタイミング信号を入力する一導電型の第２のトラン
ジスタと、ソースを電源供給端子に接続しドレインを前
記第１の読出しバスに接続しゲートに前記タイミング信
号を入力する逆導電型の第３のトランジスタとを含んで
構成され、前記第２の論理回路が、前記各データ増幅器
から前記第２のデータをそれぞれ対応して反転する複数
の第２のインバータと、ゲートに前記各データ増幅器か
らの前記第２のデータをそれぞれ対応する前記第２のイ
ンバータを介して入力しドレインを共に第２の読出しバ
スに接続しソースを共通接続して対応する前記データ増
幅器に近接して設けられた一導電型の複数の第４のトラ
ンジスタと、ソースを電源供給端子に接続しドレインを
前記第２の読出しバスに接続しゲートに前記タイミング
信号を入力する逆導電型の第５のトランジスタとを含ん
で構成される。
幅器からの第１のデータをそれぞれ対応して反転する複
数の第１のインバータと、ゲートに前記データ増幅器か
らの前記第１のデータをそれぞれ対応する前記第１のイ
ンバータを介して入力しドレインを共に前記第１の読出
しバスに接続しソースを共通接続して対応する前記デー
タ増幅器に近接して設けられた一導電型の複数の第１の
トランジスタと、ソースを接地電位点に接続しドレイン
を前記第１のトランジスタの各各のソースに接続しゲー
トにタイミング信号を入力する一導電型の第２のトラン
ジスタと、ソースを電源供給端子に接続しドレインを前
記第１の読出しバスに接続しゲートに前記タイミング信
号を入力する逆導電型の第３のトランジスタとを含んで
構成され、前記第２の論理回路が、前記各データ増幅器
から前記第２のデータをそれぞれ対応して反転する複数
の第２のインバータと、ゲートに前記各データ増幅器か
らの前記第２のデータをそれぞれ対応する前記第２のイ
ンバータを介して入力しドレインを共に第２の読出しバ
スに接続しソースを共通接続して対応する前記データ増
幅器に近接して設けられた一導電型の複数の第４のトラ
ンジスタと、ソースを電源供給端子に接続しドレインを
前記第２の読出しバスに接続しゲートに前記タイミング
信号を入力する逆導電型の第５のトランジスタとを含ん
で構成される。
【００３１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００３２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００３３】この実施例においては、従来例と同様にｎ
個のメモリセルアレイＭＡ１〜ＭＡｎが設けられ、これ
ら各メモリセルアレイＭＡ１〜ＭＡｎとそれぞれ多数の
入出力バスを介して接続しかつ近接してｎ個のデータ増
幅器ＤＡ１，ＤＡ２，…，ＤＡｎが設けられている。各
データ増幅器ＤＡ１〜ＤＡｎは、それぞれ対応する選択
信号ＡＳ１，ＡＳ２，…，ＡＳｎにより選択状態のとき
、書込み動作時には書込みバスＷＢからの書込み用のデ
ータをそれぞれ対応するメモリセルアレイＭＡ１〜ＭＡ
ｎへ供給する。読出し動作時にはそれぞれ対応するメモ
リセルアレイＭＡ１〜ＭＡｎから読出されたデータを増
幅して互いに相補のレベルをもつ第１及び第２のデータ
Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，…，Ｄｎ１，Ｄｎ２
を出力する。また、非選択状態のときは第１及び第２の
データＤ１１，Ｄ１２〜Ｄｎ１，Ｄｎ２を共に低レベル
にする。
個のメモリセルアレイＭＡ１〜ＭＡｎが設けられ、これ
ら各メモリセルアレイＭＡ１〜ＭＡｎとそれぞれ多数の
入出力バスを介して接続しかつ近接してｎ個のデータ増
幅器ＤＡ１，ＤＡ２，…，ＤＡｎが設けられている。各
データ増幅器ＤＡ１〜ＤＡｎは、それぞれ対応する選択
信号ＡＳ１，ＡＳ２，…，ＡＳｎにより選択状態のとき
、書込み動作時には書込みバスＷＢからの書込み用のデ
ータをそれぞれ対応するメモリセルアレイＭＡ１〜ＭＡ
ｎへ供給する。読出し動作時にはそれぞれ対応するメモ
リセルアレイＭＡ１〜ＭＡｎから読出されたデータを増
幅して互いに相補のレベルをもつ第１及び第２のデータ
Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，…，Ｄｎ１，Ｄｎ２
を出力する。また、非選択状態のときは第１及び第２の
データＤ１１，Ｄ１２〜Ｄｎ１，Ｄｎ２を共に低レベル
にする。
【００３４】書込みバスＷＢはデータ増幅器ＤＡ１〜Ｄ
Ａｎの配列方向と並行して設けられ、一端は各データ増
幅器ＤＡ１〜ＤＡｎの入力端に接続され他端はデータ・
イン・バッファ１の出力端に接続されている。
Ａｎの配列方向と並行して設けられ、一端は各データ増
幅器ＤＡ１〜ＤＡｎの入力端に接続され他端はデータ・
イン・バッファ１の出力端に接続されている。
【００３５】データ・イン・バッファ１は、ライト・イ
ネーブル信号ＷＥがアクティブレベルになると活性化し
、データ入力端子ＴＭ１から書込み用のデータＤｉｎを
入力して書込みバスＷＢへ供給する。
ネーブル信号ＷＥがアクティブレベルになると活性化し
、データ入力端子ＴＭ１から書込み用のデータＤｉｎを
入力して書込みバスＷＢへ供給する。
【００３６】また、データ増幅器ＤＡ１〜ＤＡｎの配列
方向と並行して第１及び第２の読出しバスＲＢ１および
ＲＢ２が設けられている。
方向と並行して第１及び第２の読出しバスＲＢ１および
ＲＢ２が設けられている。
【００３７】第１の読出しバスＲＢ１には、各データ増
幅器ＤＡ１〜ＤＡｎと対応しかつ近接して設けられ、ゲ
ートにデータ増幅器ＤＡ１〜ＤＡｎからの第１のデータ
Ｄ１，Ｄ２，…，Ｄｎをそれぞれ入力しソースを共に接
地電位点に接続する第１のトランジスタＱ５１，Ｑ５２
，…，Ｑ５ｎのドレインが共通に接続されている。また
、第２の読出しバスＲＢ２には、各データ増幅器ＤＡ１
〜ＤＡ６と対応しかつ近接して設けられ、ゲートにデー
タ増幅器ＤＡ１〜ＤＡｎからの第２のデータＤ１２，Ｄ
２２，…，Ｄｎ２をそれぞれ対応して入力しソースを接
地電位点に接続する第２のトランジスタＱ６１，Ｑ６２
，…，Ｑ６ｎのドレインが共通に接続されている。
幅器ＤＡ１〜ＤＡｎと対応しかつ近接して設けられ、ゲ
ートにデータ増幅器ＤＡ１〜ＤＡｎからの第１のデータ
Ｄ１，Ｄ２，…，Ｄｎをそれぞれ入力しソースを共に接
地電位点に接続する第１のトランジスタＱ５１，Ｑ５２
，…，Ｑ５ｎのドレインが共通に接続されている。また
、第２の読出しバスＲＢ２には、各データ増幅器ＤＡ１
〜ＤＡ６と対応しかつ近接して設けられ、ゲートにデー
タ増幅器ＤＡ１〜ＤＡｎからの第２のデータＤ１２，Ｄ
２２，…，Ｄｎ２をそれぞれ対応して入力しソースを接
地電位点に接続する第２のトランジスタＱ６１，Ｑ６２
，…，Ｑ６ｎのドレインが共通に接続されている。
【００３８】更に、第１及び第２の読出しバスＲＢ１，
ＲＢ２の各一端と電源供給端子ＶＤ との間には、抵抗
素子としてのトランジスタＱ５０，Ｑ６０がそれぞれ対
応して接続されている。第１のトランジスタＱ５１〜Ｑ
５ｎとトランジスタＱ５０とにより第１の論理回路５が
構成され、第２のトランジスタＱ６１〜Ｑ６ｎとトラン
ジスタＱ６０とにより第２の論理回路６が構成されてい
る。第１及び第２の論理回路５，６はそれぞれＮＯＲ回
路として動作し、その出力データは第１及び第２の読出
しバスＲＢ１，ＲＢ２に供給される。
ＲＢ２の各一端と電源供給端子ＶＤ との間には、抵抗
素子としてのトランジスタＱ５０，Ｑ６０がそれぞれ対
応して接続されている。第１のトランジスタＱ５１〜Ｑ
５ｎとトランジスタＱ５０とにより第１の論理回路５が
構成され、第２のトランジスタＱ６１〜Ｑ６ｎとトラン
ジスタＱ６０とにより第２の論理回路６が構成されてい
る。第１及び第２の論理回路５，６はそれぞれＮＯＲ回
路として動作し、その出力データは第１及び第２の読出
しバスＲＢ１，ＲＢ２に供給される。
【００３９】第１及び第２の読出しバスの他端は３入力
のＮＯＲゲートＮＯＧ７１の２入力に接続される。この
ＮＯＲゲートＮＯＧ７１のもう一つの入力には、テスト
モード・イネーブル信号ＴＥをインバータＩＶ７１で反
転した信号が入力される。これらＮＯＲゲートＮＯＧ７
１とインバータＩＶ７１とにより第３の論理回路７が構
成され、但しレベルがアクティブレベルのテスト結果判
定信号ＴＪを出力する。
のＮＯＲゲートＮＯＧ７１の２入力に接続される。この
ＮＯＲゲートＮＯＧ７１のもう一つの入力には、テスト
モード・イネーブル信号ＴＥをインバータＩＶ７１で反
転した信号が入力される。これらＮＯＲゲートＮＯＧ７
１とインバータＩＶ７１とにより第３の論理回路７が構
成され、但しレベルがアクティブレベルのテスト結果判
定信号ＴＪを出力する。
【００４０】データ・アウト・バッファ２は、テスト結
果判定信号ＴＪがアクティブレベルのとき第２の読出し
バスＲＢ２に供給されたデータをデータ出力端子ＴＭ２
へ供給する。
果判定信号ＴＪがアクティブレベルのとき第２の読出し
バスＲＢ２に供給されたデータをデータ出力端子ＴＭ２
へ供給する。
【００４１】データ増幅器選択回路８は、テストモード
・イネーブル信号ＴＥがアクティブレベルのテストモー
ドのとき、全てのデータ増幅器ＤＡ１〜ＤＡｎを選択状
態とし、インアクティブレベルの通常モードのとき、メ
モリセルアレイ選択信号Ａ１〜Ａｎに従ってデータ増幅
器ＤＡ１〜ＤＡｎのうちの一つを選択状態とする。
・イネーブル信号ＴＥがアクティブレベルのテストモー
ドのとき、全てのデータ増幅器ＤＡ１〜ＤＡｎを選択状
態とし、インアクティブレベルの通常モードのとき、メ
モリセルアレイ選択信号Ａ１〜Ａｎに従ってデータ増幅
器ＤＡ１〜ＤＡｎのうちの一つを選択状態とする。
【００４２】図２を参照すると、データ増幅器の数（ｎ
）が４のときのデータ増幅器選択回路８の一例は、テス
トモード・イネーブル信号ＴＥを受けるインバータＩＶ
８３とその出力を共通に２入力の一端に受ける４つのＮ
ＡＮＤゲートＮＡＧ８５，ＮＡＧ８６，ＮＡＧ８７，Ｎ
ＡＧ８８とを有する。これらＮＡＮＤゲートＮＡＧ８５
〜ＮＡＧ８８の２入力の他端には、メモリセルアレイ選
択信号Ａ１，Ａ２の状態に応じて４出力のいずれか１つ
を低レベルにし他を高レベルとするような４出力論理回
路の出力がそれぞれ接続されている。この４出力論理回
路はインバータＩＶ８１，ＩＶ８２およびＮＡＮＤゲー
トＮＡＧ８１〜ＮＡＧ８４から構成されている。 テストモードのときはテストモード・イネーブル信号Ｔ
Ｅが高レベルとなるので、４つのＮＡＮＤゲートＮＡＧ
８５〜ＮＡＧ８８の２入力の一端はすべて低レベルとな
り、これらゲートの出力を高レベルに固定する。すなわ
ち選択信号ＡＳ４，ＡＳ３，ＡＳ２，ＡＳ１はすべて高
レベルとなる。通常モードのときはテストモード・イネ
ーブル信号ＴＥは低レベルとなるので、メモリセルアレ
イ選択信号Ａ１，Ａ２の状態に応じて選択信号ＡＳ１〜
ＡＳ４のうちの１つのみが高レベルとなる。
）が４のときのデータ増幅器選択回路８の一例は、テス
トモード・イネーブル信号ＴＥを受けるインバータＩＶ
８３とその出力を共通に２入力の一端に受ける４つのＮ
ＡＮＤゲートＮＡＧ８５，ＮＡＧ８６，ＮＡＧ８７，Ｎ
ＡＧ８８とを有する。これらＮＡＮＤゲートＮＡＧ８５
〜ＮＡＧ８８の２入力の他端には、メモリセルアレイ選
択信号Ａ１，Ａ２の状態に応じて４出力のいずれか１つ
を低レベルにし他を高レベルとするような４出力論理回
路の出力がそれぞれ接続されている。この４出力論理回
路はインバータＩＶ８１，ＩＶ８２およびＮＡＮＤゲー
トＮＡＧ８１〜ＮＡＧ８４から構成されている。 テストモードのときはテストモード・イネーブル信号Ｔ
Ｅが高レベルとなるので、４つのＮＡＮＤゲートＮＡＧ
８５〜ＮＡＧ８８の２入力の一端はすべて低レベルとな
り、これらゲートの出力を高レベルに固定する。すなわ
ち選択信号ＡＳ４，ＡＳ３，ＡＳ２，ＡＳ１はすべて高
レベルとなる。通常モードのときはテストモード・イネ
ーブル信号ＴＥは低レベルとなるので、メモリセルアレ
イ選択信号Ａ１，Ａ２の状態に応じて選択信号ＡＳ１〜
ＡＳ４のうちの１つのみが高レベルとなる。
【００４３】図３を参照すると、データ増幅器ＤＡ１の
入出力回路部は、公知の増幅部ＳＡ１の一対の入出力端
と第１および第２のデータ線（Ｄ１１，Ｄ１２）との間
にそれぞれ接続されてトランスファゲートを構成するＮ
チャンネルＭＯＳトランジスタＱ１，Ｑ２と、増幅部Ｓ
Ａ１の入出力端の一方と書込みバスＷＢとの間に接続さ
れてトランスファゲートを構成するＮチャンネルＭＯＳ
トランジスタＱ３と、第１および第２のデータ線（Ｄ１
１，Ｄ１２）と接地点との間にそれぞれ接続されたプル
ダウン抵抗Ｒ１，Ｒ２とを含む。他の増幅器ＤＡ２〜Ｄ
Ａｎも同様に構成される。
入出力回路部は、公知の増幅部ＳＡ１の一対の入出力端
と第１および第２のデータ線（Ｄ１１，Ｄ１２）との間
にそれぞれ接続されてトランスファゲートを構成するＮ
チャンネルＭＯＳトランジスタＱ１，Ｑ２と、増幅部Ｓ
Ａ１の入出力端の一方と書込みバスＷＢとの間に接続さ
れてトランスファゲートを構成するＮチャンネルＭＯＳ
トランジスタＱ３と、第１および第２のデータ線（Ｄ１
１，Ｄ１２）と接地点との間にそれぞれ接続されたプル
ダウン抵抗Ｒ１，Ｒ２とを含む。他の増幅器ＤＡ２〜Ｄ
Ａｎも同様に構成される。
【００４４】３つのトランジスタＱ１，Ｑ２，Ｑ３は選
択信号ＡＳ１をゲートに共通に受けるので、選択信号Ａ
Ｓ１が高レベルのときは増幅部ＳＡ１と第１および第２
のデータ線（Ｄ１１，Ｄ１２）および書込みバスＷＢと
を接続し入力データＤｉｎのレベルを増幅部ＳＡ１に伝
え、増幅部ＳＡ１の出力レベルをデータ線（Ｄ１１，Ｄ
１２）に伝える選択信号ＡＳ１が低レベルのときは、増
幅部ＳＡ１の入出力端は書込みバスＷＢ、データ線（Ｄ
１１，Ｄ１２）から切離され、データ線（Ｄ１１，Ｄ１
２）はプルダウン抵抗Ｒ１，Ｒ２によってそれぞれ低レ
ベルに固定される。
択信号ＡＳ１をゲートに共通に受けるので、選択信号Ａ
Ｓ１が高レベルのときは増幅部ＳＡ１と第１および第２
のデータ線（Ｄ１１，Ｄ１２）および書込みバスＷＢと
を接続し入力データＤｉｎのレベルを増幅部ＳＡ１に伝
え、増幅部ＳＡ１の出力レベルをデータ線（Ｄ１１，Ｄ
１２）に伝える選択信号ＡＳ１が低レベルのときは、増
幅部ＳＡ１の入出力端は書込みバスＷＢ、データ線（Ｄ
１１，Ｄ１２）から切離され、データ線（Ｄ１１，Ｄ１
２）はプルダウン抵抗Ｒ１，Ｒ２によってそれぞれ低レ
ベルに固定される。
【００４５】次に、この実施例の動作について説明する
。まず、通常モードにおける書込み動作について説明す
る。
。まず、通常モードにおける書込み動作について説明す
る。
【００４６】書込み動作時には、ライト・イネーブル信
号ＷＥがアクティブレベルとなるので、データ・イン・
バッファ１が活性化しデータ入力端子ＴＭ１から書込み
用データＤｉｎが書込みバスＷＢへ供給される。このと
き、データ増幅器選択回路８により選択状態となってい
るデータ増幅器（例えばＤＡ１）を介して対応するメモ
リセルアレイ（例えばＭＡ１）に書込み用のデータが供
給されこのメモリセルアレイＭＡ１の所定のアドレスに
データが書込まれる。
号ＷＥがアクティブレベルとなるので、データ・イン・
バッファ１が活性化しデータ入力端子ＴＭ１から書込み
用データＤｉｎが書込みバスＷＢへ供給される。このと
き、データ増幅器選択回路８により選択状態となってい
るデータ増幅器（例えばＤＡ１）を介して対応するメモ
リセルアレイ（例えばＭＡ１）に書込み用のデータが供
給されこのメモリセルアレイＭＡ１の所定のアドレスに
データが書込まれる。
【００４７】次に、通常動作モードにおける読出し動作
について説明する。メモリセルアレイＭＡ１〜ＭＡｎか
ら読出されたデータは、データ増幅器ＤＡ１〜ＤＡｎへ
それぞれ対応して供給される。このときデータ増幅器Ｄ
Ａ１〜ＤＡｎのうちの一つ（例えばＤＡ１）がデータ増
幅器選択回路８によって選択状態となっており、この選
択状態のデータ増幅器ＤＡ１により対応するメモリセル
アレイＭＡ１から読出されたデータが増幅され、互いに
相補のレベルをもつ第１及び第２のデータＤ１１，Ｄ１
２として出力される。第１のデータＤ１１が高レベルで
あれば論理回路５のトランジスタＱ５１はオンとなり、
読出しバスＲＢ１を低レベルにする。このとき、非選択
状態のデータ増幅器ＤＡ２〜ＤＡｎの第１及び第２のデ
ータＤ２１，Ｄ２２〜Ｄｎ１，Ｄｎ２は低レベルとなっ
ているので、トランジスタＱ５２〜Ｑ５ｎはオフ状態と
なっており、論理回路５の出力レベルには影響を及ぼさ
ない。論理回路６ではトランジスタＱ６１はオフとなり
他のトランジスタＱ６２〜Ｑ６ｎもオフであるので読出
しバスＲＢ２は高レベルとなる。
について説明する。メモリセルアレイＭＡ１〜ＭＡｎか
ら読出されたデータは、データ増幅器ＤＡ１〜ＤＡｎへ
それぞれ対応して供給される。このときデータ増幅器Ｄ
Ａ１〜ＤＡｎのうちの一つ（例えばＤＡ１）がデータ増
幅器選択回路８によって選択状態となっており、この選
択状態のデータ増幅器ＤＡ１により対応するメモリセル
アレイＭＡ１から読出されたデータが増幅され、互いに
相補のレベルをもつ第１及び第２のデータＤ１１，Ｄ１
２として出力される。第１のデータＤ１１が高レベルで
あれば論理回路５のトランジスタＱ５１はオンとなり、
読出しバスＲＢ１を低レベルにする。このとき、非選択
状態のデータ増幅器ＤＡ２〜ＤＡｎの第１及び第２のデ
ータＤ２１，Ｄ２２〜Ｄｎ１，Ｄｎ２は低レベルとなっ
ているので、トランジスタＱ５２〜Ｑ５ｎはオフ状態と
なっており、論理回路５の出力レベルには影響を及ぼさ
ない。論理回路６ではトランジスタＱ６１はオフとなり
他のトランジスタＱ６２〜Ｑ６ｎもオフであるので読出
しバスＲＢ２は高レベルとなる。
【００４８】一方、テストモード・イネーブル信号ＴＥ
は低レベルとなっているので、論理回路７のＮＯＲゲー
トＮＯＧ７１の出力、すなわちテスト結果判定信号ＴＪ
は必ず低レベルのアクティブレベルとなり、データ・ア
ウト・バッファ２は読出しバスＲＢ２からの高レベルの
データをデータ出力端子ＴＭ２へ出力する。
は低レベルとなっているので、論理回路７のＮＯＲゲー
トＮＯＧ７１の出力、すなわちテスト結果判定信号ＴＪ
は必ず低レベルのアクティブレベルとなり、データ・ア
ウト・バッファ２は読出しバスＲＢ２からの高レベルの
データをデータ出力端子ＴＭ２へ出力する。
【００４９】次に、テストモードにおける書込み動作に
ついて説明する。ライト・イネーブル信号ＷＥがアクテ
ィブレベルになると、データ・イン・バッファ１は活性
化しデータ入力端子ＴＭ１から書込み用のデータＤｉｎ
を入力し書込みバスＷＢを介して各データ増幅器ＤＡ１
〜ＤＡｎへ供給する。このとき、データ増幅器選択回路
８は、先に述べたように高レベルのテストモード・イネ
ーブル信号ＴＥにより全てのデータ増幅器ＤＡ１〜ＤＡ
ｎを選択状態としているので、全てのメモリセルアレイ
ＭＡ１〜ＭＡｎに同一のデータが書込まれる。
ついて説明する。ライト・イネーブル信号ＷＥがアクテ
ィブレベルになると、データ・イン・バッファ１は活性
化しデータ入力端子ＴＭ１から書込み用のデータＤｉｎ
を入力し書込みバスＷＢを介して各データ増幅器ＤＡ１
〜ＤＡｎへ供給する。このとき、データ増幅器選択回路
８は、先に述べたように高レベルのテストモード・イネ
ーブル信号ＴＥにより全てのデータ増幅器ＤＡ１〜ＤＡ
ｎを選択状態としているので、全てのメモリセルアレイ
ＭＡ１〜ＭＡｎに同一のデータが書込まれる。
【００５０】次に、テストモードにおける読出し動作に
ついて説明する。各メモリセルアレイＭＡ１〜ＭＡｎか
ら読出されたデータはデータ増幅器ＤＡ１〜ＤＡｎへそ
れぞれ対応して供給される。このとき、データは増幅器
選択回路８により全てのデータ増幅器ＤＡ１〜ＤＡ６は
、メモリセルアレイＭＡ１〜ＭＡｎから読出されたデー
タをそれぞれ対応して増幅し、互いに相補のレベルをも
つ第１及び第２のデータＤ１１，Ｄ１２〜Ｄｎ１，Ｄｎ
２を出力する。第１のデータＤ１１〜Ｄｎ１が全て高レ
ベルであれば、論理回路５のトランジスタＱ５１〜Ｑ５
ｎは全てオンとなり、読出しバスＲＢ１は低レベルとな
る。
ついて説明する。各メモリセルアレイＭＡ１〜ＭＡｎか
ら読出されたデータはデータ増幅器ＤＡ１〜ＤＡｎへそ
れぞれ対応して供給される。このとき、データは増幅器
選択回路８により全てのデータ増幅器ＤＡ１〜ＤＡ６は
、メモリセルアレイＭＡ１〜ＭＡｎから読出されたデー
タをそれぞれ対応して増幅し、互いに相補のレベルをも
つ第１及び第２のデータＤ１１，Ｄ１２〜Ｄｎ１，Ｄｎ
２を出力する。第１のデータＤ１１〜Ｄｎ１が全て高レ
ベルであれば、論理回路５のトランジスタＱ５１〜Ｑ５
ｎは全てオンとなり、読出しバスＲＢ１は低レベルとな
る。
【００５１】一方、第２のデータＤ１２〜Ｄｎ２は全て
低レベルとなるので、論理回路６のトランジスタＱ６１
〜Ｑ６ｎは全てオフとなり、読出しバスＲＢ２は高レベ
ルとなる。すなわち、書込み動作，読出し動作が正常に
行なわれていれば、読出しバスＲＢ１，ＲＢ２の一方は
高レベル、他方は低レベルとなる。しかし、書込み動作
，読出し動作に異常が発生し読出されたデータに違うレ
ベルのものがあると、第１及び第２のデータＤ１１，Ｄ
１２〜Ｄｎ１，Ｄｎ２に低レベル，高レベルが混在する
ので、トランジスタＱ５１〜Ｑ５ｎの少なくとも１つお
よびトランジスタＱ６１〜Ｑ６ｎの少なくとも１つが必
ずオンとなり、読出しバスＲＢ１，ＲＢ２のレベルは共
に低レベルとなる。
低レベルとなるので、論理回路６のトランジスタＱ６１
〜Ｑ６ｎは全てオフとなり、読出しバスＲＢ２は高レベ
ルとなる。すなわち、書込み動作，読出し動作が正常に
行なわれていれば、読出しバスＲＢ１，ＲＢ２の一方は
高レベル、他方は低レベルとなる。しかし、書込み動作
，読出し動作に異常が発生し読出されたデータに違うレ
ベルのものがあると、第１及び第２のデータＤ１１，Ｄ
１２〜Ｄｎ１，Ｄｎ２に低レベル，高レベルが混在する
ので、トランジスタＱ５１〜Ｑ５ｎの少なくとも１つお
よびトランジスタＱ６１〜Ｑ６ｎの少なくとも１つが必
ずオンとなり、読出しバスＲＢ１，ＲＢ２のレベルは共
に低レベルとなる。
【００５２】従って、読出しバスＲＢ１，ＲＢ２のデー
タを入力するＮＯＲゲートＮＯＧ７１の出力のテスト結
果判定信号ＴＪは、書込み動作及び読出し動作が正常に
行なわれていれば低レベルのアクティブレベルに、また
異常であれば高レベルのインアクティブレベルとなり、
書込み動作及び読出し動作が正常かどうかを判定するこ
とができる。そしてテスト結果判定信号ＴＪがアクティ
ブレベルであれば、データ・アウト・バッファ２が活性
化し、データ増幅器ＤＡ１の第１のデータＤ１と等しい
レベルの読出しバスＲＢ２からのデータをデータ出力端
子ＴＭ２から外部へ出力する。テスト結果判定信号ＴＪ
がインアクティブレベルのときはデータ・アウト・バッ
ファ２は不活性化され、その出力端子ＴＭ２はハイ・イ
ンピーダンス状態となるので、異常が外部から判断でき
る。
タを入力するＮＯＲゲートＮＯＧ７１の出力のテスト結
果判定信号ＴＪは、書込み動作及び読出し動作が正常に
行なわれていれば低レベルのアクティブレベルに、また
異常であれば高レベルのインアクティブレベルとなり、
書込み動作及び読出し動作が正常かどうかを判定するこ
とができる。そしてテスト結果判定信号ＴＪがアクティ
ブレベルであれば、データ・アウト・バッファ２が活性
化し、データ増幅器ＤＡ１の第１のデータＤ１と等しい
レベルの読出しバスＲＢ２からのデータをデータ出力端
子ＴＭ２から外部へ出力する。テスト結果判定信号ＴＪ
がインアクティブレベルのときはデータ・アウト・バッ
ファ２は不活性化され、その出力端子ＴＭ２はハイ・イ
ンピーダンス状態となるので、異常が外部から判断でき
る。
【００５３】次に、この実施例の効果について説明する
。
。
【００５４】まず第１に、メモリ容量やメモリセルアレ
イＭＡ１〜ＭＡｎ等の数に関係なく、メモリセルアレイ
ＭＡ１〜ＭＡｎ及びデータ増幅器ＤＡ１〜ＤＡｎの配列
方向と並行して走るデータバスの数を、書込みバスＷＢ
，第１及び第２の読出しバスＲＢ１，ＲＢ２の３本にす
ることができるので、データバスの配線面積を小さくす
ることができ、従って半導体チップの面積を小さくする
ことができる。テスト時間を一定として従来例と比較す
ると、メモリ容量が４Ｍビット，１６Ｍビット，６４Ｍ
ビットの場合、データバスの数は、従来例では１６本，
６４本，２５６本であったのに対し、本実施例は全て３
本で済む。すなわち、メモリ容量が大きくなるほどその
効果は大きい。
イＭＡ１〜ＭＡｎ等の数に関係なく、メモリセルアレイ
ＭＡ１〜ＭＡｎ及びデータ増幅器ＤＡ１〜ＤＡｎの配列
方向と並行して走るデータバスの数を、書込みバスＷＢ
，第１及び第２の読出しバスＲＢ１，ＲＢ２の３本にす
ることができるので、データバスの配線面積を小さくす
ることができ、従って半導体チップの面積を小さくする
ことができる。テスト時間を一定として従来例と比較す
ると、メモリ容量が４Ｍビット，１６Ｍビット，６４Ｍ
ビットの場合、データバスの数は、従来例では１６本，
６４本，２５６本であったのに対し、本実施例は全て３
本で済む。すなわち、メモリ容量が大きくなるほどその
効果は大きい。
【００５５】第２に、同一のメモリ容量でメモリセルア
レイＭＡ１〜ＭＡｎ及びデータ増幅器ＤＡ１〜ＤＡｎの
数を多くしてもこれらの面積は殆ど変らない上、データ
バスの数は上述したように３本であるので、半導体チッ
プの面積を増大させることなく同時に書込み及び読出し
できるデータの数を多くすることができ、その分テスト
時間を短縮することができる。
レイＭＡ１〜ＭＡｎ及びデータ増幅器ＤＡ１〜ＤＡｎの
数を多くしてもこれらの面積は殆ど変らない上、データ
バスの数は上述したように３本であるので、半導体チッ
プの面積を増大させることなく同時に書込み及び読出し
できるデータの数を多くすることができ、その分テスト
時間を短縮することができる。
【００５６】次に、読出し動作速度について従来例と比
較する。
較する。
【００５７】まず、通常動作モードにおいては、データ
増幅器ＤＡ１〜ＤＡｎからデータ・アウト・バッファ２
までの最大容量をもつ経路は、途中にあるトランジスタ
を無視して、本実施例ではデータ増幅器ＤＡ１〜ＤＡｎ
から読出しバスＲＢ２を経由する経路であり、従来例で
はデータ増幅器ＤＡＡｎからデータバスＤＢｎを経由す
る経路である。これらの経路を比較すると、本実施例の
方がデータバスの数が少なくなっている分だけデータ増
幅器とデータバスとの間の距離が短かく、寄生容量も小
さくなっている。すなわち、配線経路の、寄生容量だけ
でみると、本実施例の方が小さく読出し動作速度が速く
なる。また、途中にあるトランジスタを考慮すると、本
実施例のトランジスタＱ６１〜Ｑ６ｎには増幅機能があ
り、従来例のスイッチ回路３のトランジスタはデータの
伝達のみであるので、この点でも本実施例の方が速くな
る。
増幅器ＤＡ１〜ＤＡｎからデータ・アウト・バッファ２
までの最大容量をもつ経路は、途中にあるトランジスタ
を無視して、本実施例ではデータ増幅器ＤＡ１〜ＤＡｎ
から読出しバスＲＢ２を経由する経路であり、従来例で
はデータ増幅器ＤＡＡｎからデータバスＤＢｎを経由す
る経路である。これらの経路を比較すると、本実施例の
方がデータバスの数が少なくなっている分だけデータ増
幅器とデータバスとの間の距離が短かく、寄生容量も小
さくなっている。すなわち、配線経路の、寄生容量だけ
でみると、本実施例の方が小さく読出し動作速度が速く
なる。また、途中にあるトランジスタを考慮すると、本
実施例のトランジスタＱ６１〜Ｑ６ｎには増幅機能があ
り、従来例のスイッチ回路３のトランジスタはデータの
伝達のみであるので、この点でも本実施例の方が速くな
る。
【００５８】また、テストモードにおいては、読出しデ
ータそのものの経路をみると、最大容量をもつ経路は、
本実施例ではデータ増幅器ＤＡ１〜ＤＡｎから読出しバ
スＲＢ２を経由する経路であり、従来例では、データ増
幅器ＤＡＡｎからデータバスＤＢｎ，ＮＡＮＤゲートＮ
ＡＧ４１，インバータ４１，ＮＡＮＤゲートＮＡＧ４２
，インバータＩＶ３トランスファゲートＴ４１を経由す
る経路である。従来例の経路は、トランスファゲート４
１からデータ・アウト・バッファ２までの配線長はデー
タバスＤＢ１等のほぼ等くし、この分寄生容量が大きく
なっている。またデータバスの数が多い分だけデータ増
幅器ＤＡＡｎとデータバスＤＢｎとの間の距離が長く奇
数容量も大きくなっている。また、テスト結果判定信号
ＴＪの経路をみても同様であり、経路の途中に存在する
トランジスタを考慮しても、読出し動作速度は本実施例
の方がはるかに速くなる。
ータそのものの経路をみると、最大容量をもつ経路は、
本実施例ではデータ増幅器ＤＡ１〜ＤＡｎから読出しバ
スＲＢ２を経由する経路であり、従来例では、データ増
幅器ＤＡＡｎからデータバスＤＢｎ，ＮＡＮＤゲートＮ
ＡＧ４１，インバータ４１，ＮＡＮＤゲートＮＡＧ４２
，インバータＩＶ３トランスファゲートＴ４１を経由す
る経路である。従来例の経路は、トランスファゲート４
１からデータ・アウト・バッファ２までの配線長はデー
タバスＤＢ１等のほぼ等くし、この分寄生容量が大きく
なっている。またデータバスの数が多い分だけデータ増
幅器ＤＡＡｎとデータバスＤＢｎとの間の距離が長く奇
数容量も大きくなっている。また、テスト結果判定信号
ＴＪの経路をみても同様であり、経路の途中に存在する
トランジスタを考慮しても、読出し動作速度は本実施例
の方がはるかに速くなる。
【００５９】図４は本発明の第２の実施例を示す回路図
である。
である。
【００６０】この第２の実施例は、図１に示された第１
の実施例の回路におけるトランジスタＱ５１〜Ｑ５ｎ，
Ｑ６１〜Ｑ６ｎの各ゲート配線にインバータＩＶ５１〜
ＩＶ５ｎ，ＩＶ６１〜ＩＶ６ｎをそれぞれ対応して挿入
し、第１及び第２の論理回路５ａ，５ｂをＡＮＤ回路と
したものである。これに伴って、データ増幅器ＤＡ１ａ
〜ＤＡｎａは、非選択状態のとき高レベルの第１及び第
２のデータＤ１１，Ｄ１２〜Ｄｎ１，Ｄｎ２を出力し、
データ・アウト・バッファ２には読出しバスＲＢ１から
データを供給する構成となっている。その他の構成は第
１の実施例と同じであるので説明を省略する。
の実施例の回路におけるトランジスタＱ５１〜Ｑ５ｎ，
Ｑ６１〜Ｑ６ｎの各ゲート配線にインバータＩＶ５１〜
ＩＶ５ｎ，ＩＶ６１〜ＩＶ６ｎをそれぞれ対応して挿入
し、第１及び第２の論理回路５ａ，５ｂをＡＮＤ回路と
したものである。これに伴って、データ増幅器ＤＡ１ａ
〜ＤＡｎａは、非選択状態のとき高レベルの第１及び第
２のデータＤ１１，Ｄ１２〜Ｄｎ１，Ｄｎ２を出力し、
データ・アウト・バッファ２には読出しバスＲＢ１から
データを供給する構成となっている。その他の構成は第
１の実施例と同じであるので説明を省略する。
【００６１】この第２の実施例は、第１の実施例の効果
に加え、インバータＩＶ５１〜ＩＶ５ｎ，ＩＶ６１〜Ｉ
Ｖ６ｎによりデータ増幅器ＤＡ１ａ〜ＤＡｎａの負荷が
軽減されるため、データ増幅器ＤＡ１ａ〜ＤＡｎａの動
作速度が更に速くなるという効果がある。
に加え、インバータＩＶ５１〜ＩＶ５ｎ，ＩＶ６１〜Ｉ
Ｖ６ｎによりデータ増幅器ＤＡ１ａ〜ＤＡｎａの負荷が
軽減されるため、データ増幅器ＤＡ１ａ〜ＤＡｎａの動
作速度が更に速くなるという効果がある。
【００６２】図５は本発明の第３の実施例を示す回路図
である。
である。
【００６３】この第３の実施例は、第１の実施例におけ
る第１及び第２の論理回路５，６を、タイミング信号Φ
１に同期して論理処理結果を出力するダイナミック型の
第１及び第２の論理回路５ｂ，６ｂとしたものである。
る第１及び第２の論理回路５，６を、タイミング信号Φ
１に同期して論理処理結果を出力するダイナミック型の
第１及び第２の論理回路５ｂ，６ｂとしたものである。
【００６４】この第３の実施例の論理回路５ｂ，６ｂが
第１の実施例の論理回路５，６と相違する点は、Ｐチャ
ンネルＭＯＳトランジスタＱ５０，Ｑ６０のゲートにタ
イミング信号Φ１を入力し、トランジスタＱ５１〜Ｑ５
ｎ，Ｑ６１〜Ｑ６ｎの共通ソースと接地電位点との間に
、ゲートにタイミング信号Φ１を入力するＮチャンネル
ＭＯＳトランジスタＱ１を挿入した点である。
第１の実施例の論理回路５，６と相違する点は、Ｐチャ
ンネルＭＯＳトランジスタＱ５０，Ｑ６０のゲートにタ
イミング信号Φ１を入力し、トランジスタＱ５１〜Ｑ５
ｎ，Ｑ６１〜Ｑ６ｎの共通ソースと接地電位点との間に
、ゲートにタイミング信号Φ１を入力するＮチャンネル
ＭＯＳトランジスタＱ１を挿入した点である。
【００６５】この論理回路５ｂ，６ｂにおいては、タイ
ミング信号Φ１が低レベルのときトランジスタＱ１がオ
フ、トランジスタＱ５０，Ｑ６０がオンとなり読出しバ
スＲＢ１，ＲＢ２をプリチャージし、またタイミング信
号Φ１が高レベルのときトランジスタＱ１がオン、トラ
ンジスタＱ５０，Ｑ６０がオフとなって、読出しバスＲ
Ｂ１，ＲＢ２のレベルはトランジスタＱ５１〜Ｑ５ｎ，
Ｑ６１〜Ｑ６ｎのオン，オフにより決定される。
ミング信号Φ１が低レベルのときトランジスタＱ１がオ
フ、トランジスタＱ５０，Ｑ６０がオンとなり読出しバ
スＲＢ１，ＲＢ２をプリチャージし、またタイミング信
号Φ１が高レベルのときトランジスタＱ１がオン、トラ
ンジスタＱ５０，Ｑ６０がオフとなって、読出しバスＲ
Ｂ１，ＲＢ２のレベルはトランジスタＱ５１〜Ｑ５ｎ，
Ｑ６１〜Ｑ６ｎのオン，オフにより決定される。
【００６６】前述した第１及び第２の実施例においては
、トランジスタＱ５１〜Ｑ５ｎ，Ｑ６１〜Ｑ６ｎのうち
に一つでもオン状態のものがあると、電源供給端子ＶＤ
から常時電流が供給されるが、この第３の実施例にお
いては、タイミング信号Φ１が低レベルのときに読出し
バスＲＢ１，ＲＢ２を充電する電流が流れるだけである
ので、低消費電力型となっている。
、トランジスタＱ５１〜Ｑ５ｎ，Ｑ６１〜Ｑ６ｎのうち
に一つでもオン状態のものがあると、電源供給端子ＶＤ
から常時電流が供給されるが、この第３の実施例にお
いては、タイミング信号Φ１が低レベルのときに読出し
バスＲＢ１，ＲＢ２を充電する電流が流れるだけである
ので、低消費電力型となっている。
【００６７】図６は本発明の第４の実施例を示す回路図
である。
である。
【００６８】この第４の実施例は、第２の実施例の第１
及び第２の論理回路５ａ，６ａを、タイミング信号Φ１
に同期して論理処理結果を出力するダイナミック型の第
１及び第２の論理回路５ｃ，６ｃとしたものである。ダ
イナミック型への変更内容は第３の実施例と同様である
。
及び第２の論理回路５ａ，６ａを、タイミング信号Φ１
に同期して論理処理結果を出力するダイナミック型の第
１及び第２の論理回路５ｃ，６ｃとしたものである。ダ
イナミック型への変更内容は第３の実施例と同様である
。
【００６９】この第４の実施例は、第２の実施例と同様
の効果をもつほか、低消費電力型となっている。
の効果をもつほか、低消費電力型となっている。
【００７０】これら実施例において、第１及び第２の論
理回路を、ＮＯＲ回路，ＡＮＤ回路，ダイナミック型の
ＮＯＲ回路，ＡＮＤ回路とし、また第３の論理回路をＮ
ＯＲ回路としたが、これらは排他的論理和回路や一般的
な一致検出回路等により実現することもできる。
理回路を、ＮＯＲ回路，ＡＮＤ回路，ダイナミック型の
ＮＯＲ回路，ＡＮＤ回路とし、また第３の論理回路をＮ
ＯＲ回路としたが、これらは排他的論理和回路や一般的
な一致検出回路等により実現することもできる。
【００７１】
【発明の効果】以上説明したように本発明は、各メモリ
セルアレイとそれぞれ対応して設けられた各データ増幅
器を、選択状態のときは対応するメモリセルアレイから
のデータを互いに相補のレベルをもつ第１及び第２のデ
ータとして出力し非選択状態のときは共に所定のレベル
となるデータを出力する回路とし、書込み用のデータは
１本の書込みバスからデータ増幅器を介して各メモリセ
ルアレイへ供給し、各データ増幅器の第１のデータを直
接入力してこれら第１のデータが全て第１のレベルのと
きのみ第１及び第２のレベルのうちの予め設定された方
のレベルとなりそれ以外のときは他方のレベルとなるデ
ータを第１の読出しバスへ供給する第１の論理回路と、
各データ増幅器の第２のデータを直接入力してこれら第
２のデータが全て第１のレベルのときのみ第１及び第２
のレベルのうちの予め設定された方のレベルとなりそれ
以外のときは他方のレベルとなるデータを第２の読出し
バスへ供給する第２の論理回路と、第１及び第２の読出
しバスのデータに応じてテスト結果判定信号を出力する
第３の論理回路とを設け、テスト結果判定信号に応答し
て第１及び第２の読出しバスからのデータのうちの少な
くとも一方をデータ出力端子へ伝達する構成とすること
により、メモリ容量やメモリセルアレイ及びデータ増幅
器の数に関係なくデータバスの数を３本にすることがで
きるので、データバスの配線面積が小さくなり半導体チ
ップの面積を小さくすることができ、かつ読出し動作速
度を速くすることができる効果がある。また、同一のメ
モリ容量でメモリセルアレイ及びデータ増幅器の数を増
やしても半導体チップの面積は殆ど変化しないので、半
導体チップの面積を増大させることなくテスト時間を短
縮することができる効果がある。
セルアレイとそれぞれ対応して設けられた各データ増幅
器を、選択状態のときは対応するメモリセルアレイから
のデータを互いに相補のレベルをもつ第１及び第２のデ
ータとして出力し非選択状態のときは共に所定のレベル
となるデータを出力する回路とし、書込み用のデータは
１本の書込みバスからデータ増幅器を介して各メモリセ
ルアレイへ供給し、各データ増幅器の第１のデータを直
接入力してこれら第１のデータが全て第１のレベルのと
きのみ第１及び第２のレベルのうちの予め設定された方
のレベルとなりそれ以外のときは他方のレベルとなるデ
ータを第１の読出しバスへ供給する第１の論理回路と、
各データ増幅器の第２のデータを直接入力してこれら第
２のデータが全て第１のレベルのときのみ第１及び第２
のレベルのうちの予め設定された方のレベルとなりそれ
以外のときは他方のレベルとなるデータを第２の読出し
バスへ供給する第２の論理回路と、第１及び第２の読出
しバスのデータに応じてテスト結果判定信号を出力する
第３の論理回路とを設け、テスト結果判定信号に応答し
て第１及び第２の読出しバスからのデータのうちの少な
くとも一方をデータ出力端子へ伝達する構成とすること
により、メモリ容量やメモリセルアレイ及びデータ増幅
器の数に関係なくデータバスの数を３本にすることがで
きるので、データバスの配線面積が小さくなり半導体チ
ップの面積を小さくすることができ、かつ読出し動作速
度を速くすることができる効果がある。また、同一のメ
モリ容量でメモリセルアレイ及びデータ増幅器の数を増
やしても半導体チップの面積は殆ど変化しないので、半
導体チップの面積を増大させることなくテスト時間を短
縮することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のデータ増幅器選択回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図３】図１に示された本実施例のデータ増幅器の具体
例を示す回路図である。
例を示す回路図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】本発明の第３の実施例を示す回路図である。
【図６】本発明の第４の実施例を示す回路図である。
【図７】従来のテスト回路内蔵半導体メモリの一例を示
す回路図である。
す回路図である。
１ データ・イン・バッファ
２ データ・アウト・バッファ
３ スイッチ回路
４ テスト回路
５，５ａ〜５ｃ，６，６ａ〜６ｃ，７ 論理回路
８ データ増幅器選択回路 ４１ 判定回路 ＤＢ１〜ＤＢｎ データバス ＲＢ１，ＲＢ２ 読出しバス ＷＢ 書込みバス
８ データ増幅器選択回路 ４１ 判定回路 ＤＢ１〜ＤＢｎ データバス ＲＢ１，ＲＢ２ 読出しバス ＷＢ 書込みバス
Claims (12)
- 【請求項１】 少なくとも４つのメモリセルアレイの
各各に対応して設けられ、書込み動作時には書込み用の
データを対応する前記メモリセルアレイへ供給し、読出
し動作時には対応する前記メモリセルアレイから互いに
相補のレベルをもつ第１及び第２のデータを出力する合
計で少なくとも４つのデータ増幅器と、前記データ増幅
器に対し共通に設けられ前記書込み用のデータを伝達す
る書込みバスと、前記データ増幅器に対し共通に設けら
れた第１及び第２の読出しバスと、前記データ増幅器か
らの第１のデータが全て第１のレベルのときのみ第１及
び第２のレベルのうちの予め設定された方のレベルとな
りそれ以外のときは他方のレベルとなるデータを前記第
１の読出しバスへ供給する第１の論理回路と、前記デー
タ増幅器からの第２のデータが全て第１のレベルのとき
のみ前記第１及び第２のレベルのうちの予め設定された
方のレベルとなりそれ以外のときは他方のレベルとなる
データを前記第２の読出しバスへ供給する第２の論理回
路と、前記第１及び第２の読出しバスのデータに応じて
テスト結果判定信号を出力する第３の論理回路と、前記
テスト結果判定信号に応答して前記第１及び第２の読出
しバスからのデータのうちの少なくとも一方をデータ出
力端子へ伝達するデータ出力回路とを有することを特徴
とするテスト回路内蔵半導体メモリ。 - 【請求項２】 前記第１の論理回路が、対応するデー
タ増幅器に近接して設けられた複数個の第１のトランジ
スタを有し、前記第１のトランジスタのゲートに前記各
データ増幅器からの第１のデータがそれぞれ対応して供
給され、ドレインが共に前記第１の読出しバスに接続さ
れ、前記第２の論理回路が、対応するデータ増幅器に近
接して設けられた複数個の第２のトランジスタを有し、
前記第２のトランジスタのゲートに前記各データ増幅器
からの第２のデータがそれぞれ対応して供給され、ドレ
インが共に前記第２の読出しバスに接続されている請求
項１記載のテスト回路内蔵半導体メモリ。 - 【請求項３】 前記データ増幅器が、非選択状態のと
きは、前記第１及び第２のトランジスタをオフ状態とす
るように前記第１及び第２のデータのレベルが設定され
た請求項２記載のテスト回路内蔵半導体メモリ。 - 【請求項４】 前記第１及び２の論理回路がそれぞれ
ＮＯＲ回路で構成された請求項１記載のテスト回路内蔵
半導体メモリ。 - 【請求項５】 前記第１及び第２の論理回路がそれぞ
れＡＮＤ回路で構成された請求項１記載のテスト回路内
蔵半導体メモリ。 - 【請求項６】 前記第１及び第２の論理回路がそれぞ
れ、タイミング信号に同期して論理処理結果を出力する
ダイナミック型のＮＯＲ回路で構成された請求項１記載
のテスト回路内蔵半導体メモリ。 - 【請求項７】 前記第１及び第２の論理回路がそれぞ
れ、タイミング信号に同期して論理処理結果を出力する
ダイナミック型のＡＮＤ回路で構成された請求項１記載
のテスト回路内蔵半導体メモリ。 - 【請求項８】 前記第３の論理回路が、第１及び第２
の読出しバスからのデータとテストモード・イネーブル
信号とを入力するＮＯＲ回路で構成された請求項１記載
のテスト回路内蔵半導体メモリ。 - 【請求項９】 前記第１の論理回路が、ゲートに各デ
ータ増幅器からの前記第１のデータをそれぞれ対応して
入力しドレインを共に第１の読出しバスに接続しソース
を共通接続して対応する前記データ増幅器に近接して設
けられた一導電型の複数の第１のトランジスタと、ソー
スを接地電位点に接続しドレインを前記各第１のトラン
ジスタの各各のソースに接続してゲートにタイミング信
号を入力する一導電型の第２のトランジスタと、ソース
を電源供給端子に接続しドレインを前記第１の読出しバ
スに接続しゲートに前記タイミング信号を入力する逆導
電型の第３のトランジスタとを含んで構成され、前記第
２の論理回路が、ゲートに各データ増幅器からの前記第
２のデータをそれぞれ対応して入力しドレインを共に前
記第２の読出しバスに接続しソースを共通接続して対応
する前記データ増幅器に近接して設けられた一導電型の
複数の第４のトランジスタと、ソースを前記電源供給端
子に接続しドレインを前記第２の読出しバスに接続しゲ
ートに前記タイミング信号を入力する逆導電型の第５の
トランジスタとを含んで構成された請求項１記載のテス
ト回路内蔵半導体メモリ。 - 【請求項１０】 前記第１の論理回路が、各データ増
幅器からの第１のデータをそれぞれ対応して反転する複
数の第１のインバータと、ゲートに前記データ増幅器か
らの前記第１のデータをそれぞれ対応する前記第１のイ
ンバータを介して入力しドレインを共に前記第１の読出
しバスに接続しソースを共通接続して対応する前記デー
タ増幅器に近接して設けられた一導電型の複数の第１の
トランジスタと、ソースを接地電位点に接続しドレイン
を前記第１のトランジスタの各各のソースに接続しゲー
トにタイミング信号を入力する一導電型の第２のトラン
ジスタと、ソースを電源供給端子に接続しドレインを前
記第１の読出しバスに接続しゲートに前記タイミング信
号を入力する逆導電型の第３のトランジスタとを含んで
構成され、前記第２の論理回路が、前記各データ増幅器
から前記第２のデータをそれぞれ対応して反転する複数
の第２のインバータと、ゲートに前記各データ増幅器か
らの前記第２のデータをそれぞれ対応する前記第２のイ
ンバータを介して入力しドレインを共に第２の読出しバ
スに接続しソースを共通接続して対応する前記データ増
幅器に近接して設けられた一導電型の複数の第４のトラ
ンジスタと、ソースを電源供給端子に接続しドレインを
前記第２の読出しバスに接続しゲートに前記タイミング
信号を入力する逆導電型の第５のトランジスタとを含ん
で構成された請求項１記載のテスト回路内蔵半導体メモ
リ。 - 【請求項１１】 複数のメモリセルアレイと、これら
メモリセルアレイとそれぞれ対応して設けられ選択状態
のとき書込み動作時には伝達された書込み用のデータを
対応する前記メモリセルアレイへ供給し読出し動作時に
は対応する前記メモリセルアレイからのデータを増幅し
て互いに相補のレベルをもつ第１及び第２のデータを出
力し、非選択状態のとき前記第１及び第２のデータを共
に予め設定されたレベルにする複数のデータ増幅器と、
これら各データ増幅器へ共通の前記書込み用のデータを
伝達する書込みバスと、前記複数のデータ増幅器の配列
方向と並行して設けられた第１及び第２の読出しバスと
、ゲートに前記データ増幅器からの第１のデータをそれ
ぞれ対応して入力しドレインを共に前記第１の読出しバ
スに接続して対応する前記データ増幅器に近接して設け
られた複数の第１のトランジスタを備え、前記各データ
増幅器からの第１のデータが全て第１のレベルのときの
み第１及び第２のレベルのうちの予め設定された方のレ
ベルとなりそれ以外のときは他方のレベルとなるデータ
を前記第１の読出しバスへ供給する第１の論理回路と、
ゲートに前記データ増幅器からの第２のデータをそれぞ
れ対応して入力しドレインを共に前記第２の読出しバス
に接続して対応する前記データ増幅器に近接して設けら
れた複数の第２のトランジスタを備え、前記各データ増
幅器からの第２のデータが全て第１のレベルのときのみ
前記第１及び第２のレベルのうちの予め設定された方の
レベルとなりそれ以外のときは他方のレベルとなるデー
タを前記第２の読出しバスへ供給する第２の論理回路と
、テストモード・イネーブル信号がインアクティブレベ
ルのときはアクティブレベルとなり、アクティブレベル
のときは前記第１及び第２の読出しバスからのデータの
うちの一方が前記第１及び第２のレベルのうちの予め設
定された方のレベルであればアクティブレベル、他方の
レベルであればインアクティブレベルとなるテスト結果
判定信号を出力する第３の論理回路と、前記テスト結果
判定信号がアクティブレベルのとき前記第１及び第２の
読出しバスからのデータのうちの一方をデータ出力端子
へ伝達し、インアクティブレベルのときは前記データ出
力端子へのデータの伝達を停止するデータ・アウト・バ
ッファ回路と、前記テストモード・イネーブル信号がア
クティブレベルのときは前記複数のデータ増幅器を全て
選択状態とし、インアクティブレベルのときはメモリセ
ルアレイ選択信号に応じて前記複数のデータ増幅器のう
ちの一つを選択状態とするデータ増幅器選択回路とを有
することを特徴とするテスト回路内蔵半導体メモリ。 - 【請求項１２】 前記データ増幅器が、非選択状態の
ときは、前記第１及び第２のトランジスタをオフ状態と
するように前記第１及び第２のデータのレベルが設定さ
れた回路構成である請求項１１記載のテスト回路内蔵半
導体メモリ。
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|---|---|---|---|
| JP2-23515 | 1990-01-31 | ||
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- 1991-01-31 US US07/648,795 patent/US5260906A/en not_active Expired - Lifetime
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |