JPH02210700A - マスクｒｏｍ集積回路の試験データ作成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マスクＲＯＭ集積回路の試験方法、特に、データ処理に
よってマスクＲＯＭ集積回路を試験するための試験デー
タを作成する方法に関し、試験時間を短縮し、ひいては
マスクＲＯＭ集積回路製品の納期の短縮化に寄与させる
ことを目的とし、 マスクＲＯＭ集積回路への書き込みデータに基づいてア
ドレス単位で該マスクＲＯＭ集積回路の各出力ピン毎に
真理値データを作成し、該作成された真理値データに基
づいて前記マスクＲＯＭ集積回路の全ビット試験データ
を作成すると共に１アドレス単位でパリティのデータを
算出し、前記作成された全ビット試験データを編集する
と共に前記算出されたパリティのデータに基づきパリテ
ィ試験データを編集し、該編集された全ビット試験デー
タおよびパリティ試験データの両方を前記マスクＲＯＭ
集積回路の最終的な試験データとするように構成する。

〔産業上の利用分野〕

本発明は、マスクＲＯＭ集積回路の試験方法に関し、特
に、データ処理によってマスクＲＯＭ集積回路を試験す
るための試験データを作成する方法に関する。

マスクＲＯＭ集積回路は、高性能化、高信転性化、低価
格化等により、その使用量が２．増しており、また日本
語情報処理の急激な発展に伴い、プリンタ、ＣＲＴデイ
スプレィ等の漢字パターン発生用メモリとして大容量の
マスクＲＯＭ集積回路の使用量が増大している。このよ
うな状況下でマスクＲＯＭ集積回路製品の短納期化が要
望されている。

〔従来の技術、および発明が解決しようとする課題〕

第６図にはマスクＲＯＭ集積回路の典型的な試験データ
作成手順が示される。

同図に示されるように、マスクＲＯＭ集積回路の試験デ
ータは、■制御データ６２により規定された処理手順に
基づき、書き込みデータファイル６１からマスクＲＯＭ
集積回路の書き込みデータを読み出してデータ処理を行
い（入力データ処理６３）、■該データ処理に基づき真
理値データを作成して真理値データファイル６４に格納
し、■制御データ６５により規定された処理手順に基づ
き、真理値データファイル６４から真理値データを読み
出してその編集を行うと共に、入出力ビンの情報、リー
ク測定値等を算出して全ビット試験データの作成を行い
（全ビット試験データ作成処理６６）、そして、■作成
された全ビット試験データを試験データファイル６７に
格納することにより、作成される。マスクＲＯＭ集積回
路の試験は、この全ビット試験データを用いて、マスク
ＲＯＭに正しくデータが書き込まれているかどうか１ビ
ツトずつの動作を測定することにより行われる。

マスクＲＯＭ集積回路の試験はチップ形成時から製品出
荷までの各段階で行われるので、結局、全ビットに対す
るテストを数回繰り返していることになる。マスクＲＯ
Ｍ集積回路がメガ級になっている現状では、そのデータ
量は膨大であり、試験時間も増大の一途をたどっている
。例えば、８Ｍ規模のマスクＲＯＭ集積回路のウェハ上
での試験は、１チツプ当たり約２０秒かかっており、月
１０万個生産と仮定してこれをテスタ１台で賄うとする
と、２２日を費やすことになる。しかしながら、このこ
とは実運用では実現不可能である。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、試験時間を短縮し、ひいてはマスクＲＯＭ集
積回路製品の納期の短縮化に寄与させることができる試
験データ作成方法を提供することを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題を解決するため、本発明
によるマスクＲＯＭ集積回路の試験データ作成方法は、
第１図の原理図に示されるように、マスクＲＯＭ集積回
路への書き込みデータＤ１に基づいてアドレス単位で該
マスクＲＯＭ集積回路の各出力ピン毎に真理値データＤ
２を作成する処理１と、 該作成された真理値データに基づいて前記マスクＲＯＭ
集積回路の全ビット試験データＯ１を作成すると共に１
アドレス単位でパリティのデータＤ４を算出する処理２
と、 前記作成された全ビット試験データを編集すると共に前
記算出されたパリティのデータに基づきパリティ試験デ
ータを編集する処理３とを具備し、該編集された全ビッ
ト試験データＤ、ｌ　およびパリティ試験データＤ４１
　の両方を前記マスクＲＯＭ集積回路の最終的な試験デ
ータＤ、としたことを特徴とする。

また、好適な実施態様においては、上述のバリティのデ
ータを算出する際に、マスクＲＯＭ集積回路の各出力ピ
ン単位で論理的高レベルまたは論理的低レベルのピット
数のデータを算出し、該算出されたデータを最終的な試
験データに加えてもよい。

〔作用〕

本発明の方法によれば、パリティ試験ファイルのデータ
量は、全ビット（真理値表）の試験ファイルのデータ量
に比して、出力ビツト数がｎの場合には１　／　ｎとな
る。このため、真理値表のデータとパリティのデータの
２つの試験ファイルを、真理値表の試験ファイル１つを
作成するのに要する時間より少しだけ多い時間で作成で
きる。

このため、マスクＲＯＭ集積回路の試験の際に、真理値
表による試験とパリティによる試験を併用することがで
きるので、試験時間が大幅に短縮される。これは、マス
クＲＯＭ集積回路製品の納期の短縮化に寄与するもので
ある。

また、好適な実施態様においては、出力ピン単位で論理
的高レベル（”Ｈ”レベル）または論理的低レベル（“
Ｌ”レベル）のビットの総数を算出スることにより、パ
リティのデータによる試験の信鎖性を高めることができ
る。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明を実施するためのシステム構成の一例
が示される。

図中、１１は中央処理装置（ＣＰｔＪ）、１２は該ＣＰ
Ｕが実行する処理を制御するためのデータを読み取るカ
ードリーグ、１３はＣＰ　Ｕｌｌが実行する処理を規定
するプログラムを格納しておくためのメモリ、１４はマ
スクＲＯＭ集積回路の書き込みデータおよびＣＰＵＩＩ
の処理に基づき作成された各種データを格納してお（た
めのファイル用メモリ、１５は該メモリ１４内のデータ
を必要に応じてリストの形態で出力するプリンタ、そし
て、１６は上記各装置間を接続するシステムバスを示す
。

ＣＰＵＩＩは、真理値表（データ）を作成するための入
力データ処理、ならびに全ビット試験データおよび本発
明の特徴をなすパリティ試験データを作成するための試
験データ作成処理を行う機能を有している。

次に、第２図におけるＣＰＵＩＩが行う処理について第
３図および第４図のフローチャートを参照しながら説明
する。なお、第３図は入力データ処理、第４図は本発明
に係わる試験データ作成処理を表す。

（１）入力データ処理（第３図参照） まず、ステップ２１ではカードリーダ１２によるカード
の読み取りに基づいて読み込まれた制御データ、すなわ
ち真理値データ作成のための処理手順の命令、を解読す
る。この場合、制御データとしては品種名、ユーザナン
バー、データの種類および編集指示が規定される。ステ
ップ２２では、解読された制御データをプログラム用メ
モリ１３に格納する。次のステップ２３では、読み込ま
れたデータが最終のカードから読み込まれたもの（ＹＥ
Ｓ）か否（ＮＯ）かを判定し、その判定結果がＹＥＳで
あればステップ２４に進み、判定結果がＮｏであればス
テップ２１に戻り、以降、最終のカードに達するまで上
述の処理を繰り返す。

ステップ２４では、ファイル用メモリ１４から集積回路
の書き込みデータをルコード単位で読み込む。なお、ル
コード単位とは複数アドレス分のデータに対応するもの
である。次のス゛テップ２５では、読み込まれるべきデ
ータのを無の判定、すなわち書き込みデータの読み込み
が終了した（ＹＥＳ）か否（ＮＯ）かを判定し、判定結
果がＹＥＳであればステップ３１に進み、判定結果がＮ
Ｏであればステップ２６に進む。ステップ２６では１ア
ドレス単位（本実施例では８ビツト）でチエツク・サム
を行うと共に、“Ｈ”レベルのビット数を算出し、ステ
ップ２７ではその算出データに基づき真理値データの作
成を行い、それをファイル用メモリ１４に格納する。

次のステップ２８では、その作成した真理値データが最
終アドレスに対応するもの（ＹＥＳ）か否（ＮＯ）かを
判定し、判定結果がＹＥＳであればステップ２４に戻り
、判定結果がＮＯであればステップ２６に戻って上述し
た処理を繰り返す。

ステップ３１では、作成された真理値データの編集を行
い、それをファイル用メモリ１４に格納する。

さらにステップ３２では必要に応じてプリンタ１５にそ
の真理値データ（真理値表）をリスト出力する。

このようにして、入力データ処理は終了する（エンド）
。

（２）試験データ作成処理（第４図参照）ステップ４１
〜４３は上述したステップ２１〜２３と同様である。す
なわち、カードリーダ１２を通して読み込まれた制御デ
ータの解読を行い、それをプログラム用メモリ１３に格
納し、以陣、最終のカードに達するまでその処理を繰り
返す。

ステップ４４では、上述した入力データ処理によってフ
ァイル用メモリ１４に格納されている真理値データをル
コード単位で読み込む。次のステップ４５では、該真理
値データの読み込みが終了した（ＹＥＳ）か否（Ｎｏ）
かを判定し、判定結果がＹＥＳであればステップ５１に
進み、判定結果がＮＯであればステップ４６に進む。ス
テップ４６では、エアドレス単位で偶数パリティ（ビッ
ト）の算出を行うと共にその”Ｈ”レベルのビット数を
算出し、算出したデータをいったんファイル用メモリ１
４に格納する。

次のステップ４７では、出力ビン毎に”Ｈ”レベルのピ
ント数を算出し、それをファイル用メモリ１４に格納す
る。ステップ４８ではリーク測定値の算出を行いそれを
ファイル用メモ１月４に格納し、さらにステップ４９で
は全ビットに対する試験データの作成を行う。次のステ
ップ５０では、ステップ４６〜４９で作成したデータが
最終アドレスに対応するもの（ＹＥＳ）か否（ＮＯ）か
を判定し、判定結果がＹＥＳであればステップ４４に戻
り、判定結果がＮｏであればステップ４６に戻って上述
した処理を繰り返す。

ステップ５１では、ビン情報の作成を行い、それをいっ
たんファイル用メモリ１４に格納する。次のステップ５
２では、作成された全ビット試験データの編集を行うと
共に、ステップ４６で算出された偶数パリティ（ビット
）のデータおよびその“１（″レベルのピント数のデー
タとステップ４７で算出された出力ピン毎の“Ｈ”レベ
ルのビット数のデータとに基づいてパリティ試験データ
の編集を行い、編集された試験データをファイル用メモ
リ１４に格納する。さらにステップ５３では必要に応じ
てプリンタ１５にその全ビット試験データおよびパリテ
ィ試験データをリスト出力する。このようにして、試験
データ作成処理は終了する（エンド）。

以上説明したように本実施例では、試験データの作成を
行う際に、従来行われている全ビット試験データの作成
に加え、１アドレス単位で算出された偶数パリティに基
づ（パリティ試験データの作成を行い、さらに各出力ピ
ン毎の″Ｈルベルのビ・ント数のデータを加えたものを
最終的なマスクＲＯＭ集積回路の試験データとしている
。この場合、データアクセスは全ビットデータファイル
作成処理におけるそれをそのまま利用しており、パリテ
ィ算出等の僅かな処理の追加のみで可能であるため、処
理時間に関しては従来形の約１０％増以下に抑制するこ
とができる。

第５図には第４図におけるパリティ試験データ作成処理
の一例が示される。

同図の例示は出力ビツト数が８（出力ビンＯＯ〜０７）
の場合を示す。図中、破線で囲まれている部分ＰＤ、〜
ＰＤ、がパリティ試験データを表し、ＰＤ。

は編集された偶数パリティビットのデータ、ＰＤ２ハ偶
数パリティの中の“Ｈ″レベルビット数のデータ、ＰＤ
３は各出力ピン毎の″Ｈ″レベルのビット数のデータを
示す。同図の例示では、パリティピッ）（ＰＤ５）の数
は全ビット数（真理値データ）の１７８であるが、一般
に、出力ビツト数がｎの場合にパリティビットの数は全
ビット数の１／ｎとなる。

つまり、全ビット（真理値表）のデータの試験ファイル
１つを作成するのに要する時間より少しだけ多い時間で
、真理値表のデータとパリティのデータの２つの試験フ
ァイルを作成することができる。これによって、マスク
ＲＯＭ集積回路の試験時間を大幅に短縮することが可能
となり、ひいてはマスクＲＯＭ集積回路製品の納期の短
縮化を図ることができる。

また、偶数パリティを算出する際に、万一、誤処理に起
因して該偶数パリティにビットの反転が生じた場合、例
えば第５図の例示において２つのアドレス＃　００００
および＃０００１の偶数パリティにビット反転が生じた
場合、偶数パリティビットのデータＰＤ、はｒｌｏｏｌ
ｏｏｌｏＪとなるため、偶数パリティの中の０Ｈ”レベ
ルのビット数のデータＰＤｔに関しては、本来の正しい
データｒ０１０１００１０Ｊの場合と同じデータ「３」
が指示される。これは、パリティのデータによる試験の
信顛性という観点から好ましいとは言えない。

これに対処するため、本実施例では上述したように、各
出力ピン毎の“Ｈ”レベルのビット数のデータＰＤ、が
パリティ試験データとして他のデータＰＤ＋、ＰＤｚと
共に作成されている。従って、偶数パリティにビットの
反転が生じた場合にデータＰＤ！が仮に同じデータを指
示しても、データＰＤ、は異なるデータを指示するため
、パリティのデータによる試験の信転性を高めることが
できる。

なお、上述した実施例では真理値データから偶数パリテ
ィ（ビット）を算出するように構成したが、これは、逆
に奇数パリティ（ビット）を算出するように構成しても
よい。

また、上述した実施例では出力ビン毎に“Ｈ″レベルビ
ット数を算出するようにしたが、これは、逆に“し”レ
ベルのビット数を算出するようにしても同様の効果は得
られる。

〔発明の効果］ 以上説明したように本発明のマスクＲＯＭ集積回路の試
験データ作成方法によれば、該方法に基づき作成した試
験データを用いることにより試験時間が大幅に短縮化さ
れる。これは、マスクＲＯＭ集積回路製品の納期の短縮
化に寄与するものであり、実用上極めて有用である。

【図面の簡単な説明】

第１図は本発明によるマスクＲＯＭ集積回路の試験デー
タ作成方法を示す原理図、 第２図は本発明を実施するためのシステム構成の一例を
示す図、 第３図は第２図におけるＣＰＵが行う入力データ処理を
表すフローチャート、 第４図は第２図におけるＣＰＵが行う、本発明に係わる
試験データ作成処理を表すフローチャート、 第５図は第４図におけるパリティ試験データ作成処理の
一例を示す図、 第６図はマスクＲＯＭ集積回路の典型的な試験データ作
成手順を示すフローチャート、である。 （符号の説明） Ｄ、・・・書き込みデータ、 Ｄ２・・・真理値データ、 Ｄ、・・・作成された全ビット試験データ、Ｄ４・・・
算出されたパリティのデータ、Ｄ３”・・・編集された
全ビット試験データ、Ｄ　４１　・・・編集されたパリ
ティ試験データ、Ｄ、・・・最終的な試験データ、 ｌ・・・真理値データを作成する処理、２・・・全ビッ
ト試験データの作成およびパリティのデータの算出を行
う処理、 ３・・・全ビット試験データおよびパリティ試験データ
の編集を行う処理。

Claims (1)

1. 【特許請求の範囲】 １、マスクＲＯＭ集積回路への書き込みデータ（Ｄ＿１
   ）に基づいてアドレス単位で該マスクＲＯＭ集積回路の
   各出力ピン毎に真理値データ（Ｄ＿２）を作成し（１）
   、 該作成された真理値データに基づいて前記マスクＲＯＭ
   集積回路の全ビット試験データ（Ｄ＿３）を作成すると
   共に１アドレス単位でパリテイのデータ（Ｄ＿４）を算
   出し（２）、 前記作成された全ビット試験データを編集すると共に前
   記算出されたパリテイのデータに基づきパリテイ試験デ
   ータを編集し（３）、 該編集された全ビット試験データ（Ｄ＿３′）およびパ
   リテイ試験データ（Ｄ＿４′）の両方を前記マスクＲＯ
   Ｍ集積回路の最終的な試験データ（Ｄ＿５）としたこと
   を特徴とするマスクＲＯＭ集積回路の試験データ作成方
   法。 ２、前記パリテイのデータを算出する際に、前記マスク
   ＲＯＭ集積回路の各出力ピン単位で論理的高レベルまた
   は論理的低レベルのビット数のデータを算出し、該算出
   されたデータを前記最終的な試験データに加えたことを
   特徴とする請求項１に記載の試験データ作成方法。