JPS5997065A - 論理回路試験装置の試験パタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体集積回路等の論理回路を試験するため
の論理回路試験装置に関し、特Ｑこ論理回路試験装置内
の試験パターン発生装置（こおける、試験パターンを発
生させるためのアドレスの変更に関する。

〈発明の背景〉 論理回路の機能試験を行なう（こあたっては、論理回路
試験装置の試験パターン発生装置より、印加パターンと
期待値パターンと（こより構成される試験パターンを発
生し、その印加パターンを被試験論理回路（こ印加して
、被試験論理回路から出力されるデータと期待値パター
ンを比較すること（こより、被試験論理回路の良否を判
定するようにしている。

このようＯこ試験パターンを印加して被試験論理回路の
機能を試験する場合には、一般に被試験論理回路をあら
かじめ初期状態（リセット状態）に設定してから順次試
験パターンを印加するようをこしている。このため論理
回路試験装置から試験パターンの印加前に、被試験論理
回路（こ例えばりセント信号を与えて初期状態（こなる
ようにしている。

しかしながら被試験論理回路の中には、例えばりセント
端子のような論理囲路の内部状態を初期状態に設定する
ための特別の端子を有しないものかある。このような被
試験論理回路は、入力端子に内部状態を歩進させるため
の特殊なデータパターンを所定回数印加することくこよ
り初期状態となるようにされている。すなわちこの被試
験論理回路（こおいては、内部状態をすすめるための特
殊パターンを所定回数、例えば６０回印加する毎に初期
状態となるよう舎こされており、かつこの所定回数はそ
の被試験論理回路の仕様をこより既知であるため、リセ
ット端子等を有しなくても論理回路試験装置からの信号
Ｑこより初期状態に設定してその後試験をすることがで
きる。

論理回路試験装置より被試験論理回路に上記特殊パター
ンを何回印加することにより被試験論理回路が最初の初
」υｊ状態（こ達するかは、その被試験論理回路の特殊
パターン印加以前の状態により異なるために定まらず、
上記の例では０〜５９回の場合があり得る。

このような被試験論理回路の機能試験を行なうためには
、論理回路試験装置の試験］（ターン発生装置から、被
試験論理回路の内部状態を歩進させるための上記特殊＜
ターンと、その被沿（験論理回路の初期状態を示す期待
値〕くターンとを繰り返し発生し、その特殊ノ（ターン
を被試験論理回路（こ印加して、被試験論理回路からの
出力データか、その初期状態を示す期待値・くターンと
一致したときから本来の試験パターンを印加して試験を
開始するようにしている。

このような論理回路試験装置の一例を第１図（こ示す。

第１図（こおいて１０１はプログラムカウンタな示し、
動作クロック１０２（こ同期して動作し、メモリ１０４
にアドレス１０５を与える。プログラムカウンタ１０１
は、一致信号１０３がＯのときはメモリ１０４のＯ番地
を繰り返してアドレスし、一致信号１０３が１のときは
動作クロ７り１０２に同期してＯ番地から１番地、１番
地から２番地２１１０、と、メモリ１０４４こ順番こア
ドレスを印加する。メモ’Ｊ１０４は被試験論理回路に
印加する印加パターン（Ｄｏ〜Ｄｎ）’、被試験論理回
路より出力されるデータの判定を行なうための期待値パ
ターン（Ｅｏ−Ｅｎ）、一致検出制御情報（１，０，０
・・・・・　）を格納し、プログラムカウンタ１０１か
らのアドレス１０５（こよりアクセスされる。

１０６はメモリ１０４から出力される印加パターン１０
７０波形整形を行なう波形整形回路であり、被試験回路
（こ波形整形後のパターン１０８を印加する。１０９は
被試験論理回路を示し、パターン１０８か印加されたと
き、出力データ１１０を比較回路１１５Ｑこ印加する。

１１１はメモ’Ｊ１０４で発生した期待値パターン１１
２を、波形整形回路１０６、被試験回路１０９の動作遅
延時間分遅らせて、出力データ１１０と同じタイミング
で期待値ターン１１７を比較回路１１５ヲこ与えるため
の遅延回路。

１１３はメモリ１０４で発生した一致検出制御信号１’
１４を、遅延回路１１１と同じく遅らせる遅延回ｈ”ｌ
’ｔである。

比較回路１１５は、遅延回路１１３からの一致検１１ｆ
　ｉｌｄ、制御イバ号１１８が１のとき、被試験論理回
路１０９からの出力データ１１０と遅延回路１１１から
の期待値パターン１１７の論理を比較し、一致したとき
（こ端子１１も＆こ１を出力し、不一致のときは０を出
力する。また一致検出制御信号かＯのとき、被試験論理
回路１０９からの出力データ１１０と遅延回路１１１か
らの期待値］（ターン１１７の論理を比較し、不一致の
ときに試験停止信号を端子１１９（こ出力する。

＠ｌｌ凶（こおいて、メモリ１０４のθ番地に格納され
ている期待値Ｅｏは、被試験論理回路１０９が初期状態
とな？たとき被試験論理回路１０９より出力されるデー
タと同じデータであり、データＤＯは被試験論理回路の
内部状態を進めるためのその被試験論理回路に個有の肋
妹パターンである。被試験論理回路の初期状態を設定す
るため、プログラムカウンタ１０１によりメモリ１０４
の０１ｔ１Ｈ地を繰り返しアクセスして、期待値ＥＯ、
データＤｏを繰り返し発生させて、被試験論理回路の内
部状態を進める。被試験論理回路１０９の出力１１０と
遅延回路１１１を介して印加された期待値１１７を比較
回路１１５で比較し、−致したときをこプログラムカウ
ンタ１０１に一致信号１０３を印加する。プログラムカ
ウンタ１０１は一致信号１０３が与えられると、１番地
以後を順次アクセスするようにアドレス１０５を進め、
被試験論理回路１０９の試験を実行する。

このように第１図Ｑこ示す論理回路試験装置において、
リセット端子等を有しない被試験論理回路を、初期状態
から順次試験パターンを与えて試験をすることかできる
。

しかしなからこの論理回路試験装置Ｇこおいては、動作
クロック１０２の周期が、プログラムカウンタ１０１１
　メモリ１０４、波形整形回路１０６、被試験論理回路
１０９、比較回路１１５の動作遅延１１．５間の＋ｌよ
りも小さいときは、一致か検出されてからこの動作遅延
時間の和の分だけプログラムカウンタ１０１に動作クロ
７り１０２が印加され、このため被試験論理回路１０９
　Ｇこ印加パターン１０８が印加され内部状態が歩進し
てしまう。さらにこの内部状７ｐの歩進か動作クロック
の周期か変わること番こより変動してしまう。これらの
様子を第２図及び第３図（こ示す。

第２図及び第３図（こおいては、動作クロック１０２が
与えられた後被試験論理回路がら出力データ１１０か得
られるまでに、時間Ｔｄを要するとした場合を示してい
る。また第２図及び第３図において、２回目のクロック
により発生された特殊パターンＤｏ　＆こより、被試験
論理回路が初期状態となり、出力データＥＯを発生する
ものとしている。被試験論理回路より初期状態を示すデ
ータＥｏが出力されると、期待値パターンＥｏと比較さ
れて一致信号１０３が比較回路から発生する。この一致
信号（こより、第２図においては５回目以降の動作クロ
ックからメモリ１０４が順次アクセスされて試験パター
ンを発生する。遅延時間Ｔｄが動作クロック周期より長
いため、第２図においては被試験論理回路は、初期状態
から印加パターンが与えられるまでＧこ、内部状態がＡ
、Ｂで示す２サイクル分だけ進んでしまう。

第３図においては動作クロックの周期を第２図の動作ク
ロックの周期よりも大きくした場合を示している。この
場合０こは、一致信号１０３により４回ＩＩ以後の動作
クロックからメモリ１０４が順次アクセスされて試験パ
ターンを発生する。

従って第３図（こおいては印加パターンＤｉが与えられ
るまで（こ、被試験論理回路の内部状態が、初期状！ｂ
からＡて刀マす１サイクル分だけ進む。

このよう（こ被試験論理回路の内部状態が、試験用の印
加パターンが与えられるまでに初期状態から進んでしま
うが、この初期状態から進むサイク）Ｖ数か一定であれ
は、次の初期状態を利用して被試験論理回路へ初期状態
から連続して試験用の印ｊＪ１１ハターンＤｉ−Ｄｎを
与えられるようをこプ！グラムすることはｉｉＪ能であ
る。またその初期状態から進むす、イクル数が一定であ
れば、その一定すイクル進んだ後から試験用の印加パタ
ーンＤｉ−１）ｎをＵ−えるよう（こしても被試験論理
回路の試験を一定範囲昏こおいて行うことが可能である
。しかし第２図及び第３図に示すようにこのサイクル数
は動作クロックの周期により変動してしまう。

論理回路の機能試験をする場合には、動作クロックの周
期をがなり広い範囲に亘って変化させて、被試験論理回
路の動作裕度を試験するようにしている。したがって従
来の論理回路試験装置（こおいては、動作クロックの周
期を変えると試験用の印加パターンが印加されるときの
内部状態が定まらないので、」−記のような被試験論理
回路の試験をすることは実際」１内ｂ＋ｌ￥であった。

〈発明の目的〉 この発明は上記のような特殊パターンを繰り返して印加
することにより初期状態となるような被試験論理回路の
試験において、動作クロックの周期を装えても被試験論
理回路の内部状態が変化するサイクル数を一定（こする
ことができ、したがってこのような被試験論理回路の試
験を行なうことかできる論理回路試験装置の試験パター
ン発生装置を提供しようとするものである。

〈発明の概要〉 この発明は、被試験論理回路が初期状態に達したとき発
生される一致信号をプログラムカウンタ昏こ印加する際
に、その一致信号をプログラムカウンタの動作クロック
をこ同ル」させるための遅延量ル」回路を経由して印加
することにより、一致信号か動作クロックの周期※こ無
関係番こその動作クロックの一定の回数後（こプログラ
ムカウンタ（こ印加される。このため被試験論理回路の
内部１）状態が、試験用の印加パターンが印加されるま
でＱこ、初期状態から進行するサイクル数は、動作クロ
ックの周期を変えても変化せず一定のサイクル数となる
。従ってこのような被試験論理回路を二対し、初期状態
から一定サイクルだけ内部状態が進行した後（こ試験用
の印加パターンを印加すること、又は初期状態から連続
して印加パタ−ンを印加する事ができるため、このよう
な被試験論理回路を止しく試験する事ができる。

〈発明の実施例〉 第４図にこの発明による論理回路試験装置のパターン発
生装置の構成を示す。第４図をこおり・て第１図と共通
部分は第１図と同一番号を付している。２２０は遅延同
期回路であり、比較回路１１５からの一致信号１１６と
動作クロック１ｏ２が与えられ、その一致信号１１６を
動作クロック１０２と同期がとれるように遅延させて、
一致信号２０３としてプログラムカウンタ１０１（こ供
給する。

遅延量ル」回路２２０の具体的な４（・）成例を第５図
に示す。第５図（こおいて３３１〜３３４はフリップフ
ロップであり、３２１〜３２４は遅延回路である。

遅延（ＨＪ路３２１は動作クロック１０２をフリップフ
ロップ３３１〜３３４の１個分の動作遅延時間（こ相当
する時間だけ遅延させる。遅延回路３２２〜３２４のそ
れぞれの遅延時間は、この論理回路試験装置において用
いる動作クロック１０２の最高周波数のときの周期時間
よりも、フリップフロップ３３１〜３３４の１個分の動
作遅延時間ぶんだけ少ない時間（こ設定する。これらフ
リップフロップと遅延回路の接続段数は、遅延回路によ
る遅延時間の総和が第４図に示す試験パターン発生装置
におけるプログラムカウンタ１０１、メモ’Ｊ１０４、
波形整形回路１０６、被試験論理回路１０９、比較回路
１１５の各動作遅延時間の総和よりも犬となるよう（こ
設定する。遅延回路３２１〜３２４Ｇこより動作クロッ
ク１０２から一定時間それぞれ遅延した動作クロック３
０３．３０４．３０５．３０６が得られ、これらの動作
クロックにより一致信号１１６かフリップフロップ３３
４．３３３．３３２．３３１を順次経由して一致信号２
０３として出力される、 第６図及び第７は口よ、第４図及び第５図に示したこの
発・明（こよる論理回路試験装置のノ（ターン発生装置
の動作を示すタイムチャートである。

第６図と第７図では動作クロックの周期を異ならせてい
る。

第６図及び第７図くこおいて、動作クロ・ツク１０２か
印加されると、プログラムカウンタ１０２からは、被試
験論理回路の内部状態を進めるための特、殊パターンＤ
ｏを格納したアドレス［０，１が慄り返し出力される（
、１０５）。アドレス「０」はメモリ１０４に印加され
、メモ’Ｊ１０４からは特殊パターンＤＯ１期待値パタ
ーンＥＯ、一致検出制御信号が出力される（１０７．１
１２．１１４）。期待値パターンＥＯ１一致検出信号は
遅延回路１．１Ｌ１１３＆こよりそれぞれ遅延されて比
較回路（こ印加される。（１１７，１１８）。特殊パタ
ーンＤＯは波形整形回路１０６ヲこより波形整形されて
、被試験論理回路１０９に印加される（　１０８　）。

被試験論理回路１０９は、特殊・くターンＤＯ力；印加
されると動作を開始して内部状態を進め、データを比較
回路１１５（こ出力する（１１０）０１：ヒ１佼回路１
１５は、被試験論理回路１０９の出ノＪ力・ｊυｊイ寺
値Ｅｏと一致したとき（こ一致信号を出ツノする（１１
６）。この例では、第２図及び第３図の場合と同様（こ
、２つ目の動作クロック（こよ：クガーえられた特殊パ
ターンＤｏ　＋こより、被試験論理回路１０９の内部状
態が初期状態（こ達しｔこものとしている。

このよう舎こして発生した一致信号１１６番よ、遅延し
た動作クロック３０３の２つ目の］くルス（こよってフ
リップフロップ３０１（こ取り込まれる（３０７）０フ
リ７ブフロンブ３０１に取り込まれｔこ一致信号２０３
は、さら（こ動作クロ７り３０４．３０５．３０６に同
期して次々をこサイクルシフトを行なし・一致信号２０
３としてプログラムカウンタ１０１（こ１１」力１１さ
れる。ブログフムカウンタ１０１ｉ１一致１言号２０３
が与えられるとアドレス「０」の繰りｋしを停止し、次
のアドレス「１」に進む。辺、後メモ！Ｊ１０１こ格納
された試験バタ〜ンが、動作クロック１０２（こ同期し
て順次読み出される。

第６１８１と第７図の対比から明らかなように、この発
明（こよる試験パターン発生装置においては、被試験ｈ
６ｎ理回路の内部状態が、試験用の印加パターンが与え
られるまで（こ初期状態から進んでしまうサイクル数は
Ａ、ＢｌＣの３サイクルで同一であり、“動作クロック
の周期Ｇこ影響されない。すなわちこの発明Ｑこよれば
プログラムカウンタ１０５、メモ’Ｊ１０４．波形整形
回路１０６、被試験論理回路１０９の動作遅延時間の和
Ｔｄと比較回路１１５の動作遅延時間との和よりもわず
かＯこ遅延した動作クロック３０３をこより一致信号１
１６を取り込み、それを順次同一周期の動作クロックに
よりシフトしてプログラムカウンタに−与えるようにし
ているから、動作クロックの周期を変えても、被試験論
理回路の内部状態の歩進は固定となる。

〈発明の効果〉 以」二のようにこの発明０こよれば、被試験論理回路の
内部状態が初期状態から進んでしまうサイクル数は、動
作クロックの周期（こががわらず一定であるため、被試
験論理回路を正しく評価することができる。すなわち、
第６図及び第７図のよう（こ内部状態かＡ、Ｂ、Ｃの一
定すイクル進むことを前提として、試験パターンをプロ
グラムすればよい。例えば先の例で被試験論理回路の初
期状悪か特殊パターンを６０回印加する毎Ｇこ現われる
場・合で、第６図のようＧこ内部状態が初期状態から３
サイクル進んでしまうような場合Ｇこは、一致信号かプ
ログラムカウンタ（こ与えられた後５７サイクルの間な
お特殊パターンを印加し、その後のサイクルから順次試
験用の印加パターンを印加するよう（こプログラムすれ
は、被試験論理回路の２回目の初期状態から連続して試
験用印加パターンを印加することができる。

【図面の簡単な説明】

第１図は従来の論理回路試験装置の試験バクーン発生装
置の構成を示すブロック図、第２は１及び第３図は第１
図の試験パターン発生装置の動作を示すタイムチャート
、第４図はこの発明による論理回路試験装置の試験パタ
ーン発生装置の（’ｆｌｌｌ−成を示すブロック図、第
５図は第４図番こ用いられている遅延同期回路の具体的
な構成を月くす回路図、第６図及び第７図は第４図に示
したこの発明（こよる試験パターン発生装置の動作を示
すタイムチャートである。 １０１；プログラムカウンタ　　１０４；メモリ１０６
；鼓形整形回路　　１１１．１１３：遅延回路１０９；
被試験論理回路　１１５；１：ヒ較回路２２０；遅延同
期回路 ３２１〜３２４１遅延回路 ３３１〜３３４；フリップフロップ 特許出願人　　クグダ埋イ１１１工業株式会社代理人　
村松保男 第　　１２ 第　　４　図 第　　５　図

Claims (1)

【特許請求の範囲】
1. 論理回路の機能試験を行なう論理回路試験装置の試験パ
   ターン発生装置（こおいて、被試験論理回路（こ印加す
   る印加パターンと被試験論理回路より出力される出゛カ
   データの判定に使用する期待値パターンと（こより構成
   される試験パターンを格納する記憶装置と、試験時にお
   いて試験パターンが格納されている該記憶装置のアドレ
   スを発生するプログラムカウンクと、該記憶装置より出
   力される］υ１待値パターンと被試験論理回路より出力
   される出力データの論理比較を行なう比較回路と、該比
   較回路での比較結果を該プログラム力ウンクムカウンタ
   の動作クロックに同期して遅延された上記比較結果Ｇこ
   より該プログラムカウンクで発生するアドレスのシーケ
   ンスを変更する事を特徴とする論理回路試験装置の試験
   パターン発生装置。