JPH0221079B2 - - Google Patents
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- JPH0221079B2 JPH0221079B2 JP57068921A JP6892182A JPH0221079B2 JP H0221079 B2 JPH0221079 B2 JP H0221079B2 JP 57068921 A JP57068921 A JP 57068921A JP 6892182 A JP6892182 A JP 6892182A JP H0221079 B2 JPH0221079 B2 JP H0221079B2
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- Japan
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- signal
- boosted
- boosted voltage
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Links
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- 238000010586 diagram Methods 0.000 description 14
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- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
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- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明はMOSトランジスタによつて構成さ
れる昇圧電圧出力回路および昇圧電圧出力回路を
備えたアドレスデコード回路に関する。
れる昇圧電圧出力回路および昇圧電圧出力回路を
備えたアドレスデコード回路に関する。
一般にRAM（ランダム・アクセス・メモリ）
やROM（リード・オンリー・メモリ）等の半導
体メモリでは、スイツチング・トランジスタにお
ける信号転送効率の向上、消費電力低減化のため
に、スイツチング・トランジスタあるいは出力段
バツフアの負荷トランジスタをエンハンスメント
型のものとし、かつ“１”レベル出力として電源
電圧レベルいつぱいまで出力させるという目的で
昇圧電圧出力回路が用いられている。この昇圧電
圧出力回路は電源電圧以上に昇圧された電圧を出
力するものであり、この回路で得られる昇圧され
た電圧を上記エンハンスメント型のトランジスタ
のゲートに供給することにより上記目的を満足さ
せている。ところが、従来では昇圧された電圧を
一定に保持する手段がなく、昇圧を開始してから
一定時間後には、上記昇圧電圧出力回路の出力端
子に接続されているＰ−Ｎ接合等においてリーク
電流が発生し、これにより昇圧された電圧が低下
してしまつて上記目的を達成することができない
という不都合がある。
やROM（リード・オンリー・メモリ）等の半導
体メモリでは、スイツチング・トランジスタにお
ける信号転送効率の向上、消費電力低減化のため
に、スイツチング・トランジスタあるいは出力段
バツフアの負荷トランジスタをエンハンスメント
型のものとし、かつ“１”レベル出力として電源
電圧レベルいつぱいまで出力させるという目的で
昇圧電圧出力回路が用いられている。この昇圧電
圧出力回路は電源電圧以上に昇圧された電圧を出
力するものであり、この回路で得られる昇圧され
た電圧を上記エンハンスメント型のトランジスタ
のゲートに供給することにより上記目的を満足さ
せている。ところが、従来では昇圧された電圧を
一定に保持する手段がなく、昇圧を開始してから
一定時間後には、上記昇圧電圧出力回路の出力端
子に接続されているＰ−Ｎ接合等においてリーク
電流が発生し、これにより昇圧された電圧が低下
してしまつて上記目的を達成することができない
という不都合がある。
第１図ａないしｃにこの種の従来の昇圧電圧出
力回路を示す。第１図ａは出力に昇圧電圧を得る
一般的な論理回路で、デコーダ出力信号またはロ
ジツク入力信号Ａがバツフア１に入力され、その
出力信号Ｂには２段のインバータ２，３を通過し
て遅延された信号Ｃがコンデンサ４を介して重畳
される。この回路では信号Ａが“０”から“１”
に変わると、信号Ｂが“０”から“１”となり、
インバータ２，３による一定遅延時間後、コンデ
ンサ４により信号Ｂの“１”レベルが昇圧され
る。そしてこの昇圧された信号Ｂは、スイツチン
グ・トランジスタのゲートまたは、半導体メモリ
ーにおける行線等へ供給される。
力回路を示す。第１図ａは出力に昇圧電圧を得る
一般的な論理回路で、デコーダ出力信号またはロ
ジツク入力信号Ａがバツフア１に入力され、その
出力信号Ｂには２段のインバータ２，３を通過し
て遅延された信号Ｃがコンデンサ４を介して重畳
される。この回路では信号Ａが“０”から“１”
に変わると、信号Ｂが“０”から“１”となり、
インバータ２，３による一定遅延時間後、コンデ
ンサ４により信号Ｂの“１”レベルが昇圧され
る。そしてこの昇圧された信号Ｂは、スイツチン
グ・トランジスタのゲートまたは、半導体メモリ
ーにおける行線等へ供給される。
第１図ｂには他の従来例を示す。これは、遅延
回路部５と昇圧回路部６により構成され、遅延回
路部５はＮチヤネル型のMOSトランジスタT1〜
T4からなり、また昇圧回路部６はＮチヤネル型
のMOSトランジスタT5〜T9からなる。この回路
では、信号φPが“１”、信号φ1が“０”の状態で
信号Ｄ，Ｅ，Ｆ，ＧおよびＨがそれぞれ“０”、
“１”、“１”、“０”、“０”となつている。次に信
号φPが“０”となつた後、信号φ1が“１”とな
ると、まず、トランジスタT6を通して信号φ1に
より信号Ｈが“１”レベルとなるが、この時、ま
だ信号Ｅは“１”のため、信号Ｇは“０”であ
る。次に遅延回路部５を通して、信号Ｅが“０”
になるとトランジスタT5を通して信号Ｆが“０”
となり、トランジスタT6がオフするとともにト
ランジスタT9もオフとなるため信号Ｇが“１”
となり、コンデンサC1により信号Ｈが昇圧され
る。
回路部５と昇圧回路部６により構成され、遅延回
路部５はＮチヤネル型のMOSトランジスタT1〜
T4からなり、また昇圧回路部６はＮチヤネル型
のMOSトランジスタT5〜T9からなる。この回路
では、信号φPが“１”、信号φ1が“０”の状態で
信号Ｄ，Ｅ，Ｆ，ＧおよびＨがそれぞれ“０”、
“１”、“１”、“０”、“０”となつている。次に信
号φPが“０”となつた後、信号φ1が“１”とな
ると、まず、トランジスタT6を通して信号φ1に
より信号Ｈが“１”レベルとなるが、この時、ま
だ信号Ｅは“１”のため、信号Ｇは“０”であ
る。次に遅延回路部５を通して、信号Ｅが“０”
になるとトランジスタT5を通して信号Ｆが“０”
となり、トランジスタT6がオフするとともにト
ランジスタT9もオフとなるため信号Ｇが“１”
となり、コンデンサC1により信号Ｈが昇圧され
る。
第１図ｃには別の従来例を示す。この回路は、
デコーダ等に良く用いられるもので、Ｎチヤネル
型のMOSトランジスタT11〜T15から構成されて
いる。すなわち、この回路は、デコーダ７が選択
されてその出力信号Ｊが“０”から“１”になる
と、トランジスタT11を通して信号Ｋも“０”か
ら“１”になるが、信号Ｌが“１”のため、トラ
ンジスタT15がオンし、信号Ｍは“０”である。
次にトランジスタT12，T13からなるE/Dインバ
ータ８による一定遅延時間後、信号Ｌが“０”に
なると、信号Ｍが“１”となり、コンデンサC2
により信号Ｋが昇圧される。この時、トランジス
タT11はカツトオフする。したがつてトランジス
タT14は３極管動作となり、信号ＭはVCにほとん
ど等しい“１”レベルとなる。
デコーダ等に良く用いられるもので、Ｎチヤネル
型のMOSトランジスタT11〜T15から構成されて
いる。すなわち、この回路は、デコーダ７が選択
されてその出力信号Ｊが“０”から“１”になる
と、トランジスタT11を通して信号Ｋも“０”か
ら“１”になるが、信号Ｌが“１”のため、トラ
ンジスタT15がオンし、信号Ｍは“０”である。
次にトランジスタT12，T13からなるE/Dインバ
ータ８による一定遅延時間後、信号Ｌが“０”に
なると、信号Ｍが“１”となり、コンデンサC2
により信号Ｋが昇圧される。この時、トランジス
タT11はカツトオフする。したがつてトランジス
タT14は３極管動作となり、信号ＭはVCにほとん
ど等しい“１”レベルとなる。
しかしながら、第１図ａ，ｂ，ｃに示す従来の
昇圧電圧出力回路における昇圧信号Ｂ，Ｈ，Ｋ
は、そこに接続されるＰ−Ｎ接合等に発生するリ
ーク電流により、一定時間後には低下してしま
い、これら昇圧信号を利用する半導体メモリーで
充分な動作が期待できなくなるという欠点があ
る。
昇圧電圧出力回路における昇圧信号Ｂ，Ｈ，Ｋ
は、そこに接続されるＰ−Ｎ接合等に発生するリ
ーク電流により、一定時間後には低下してしま
い、これら昇圧信号を利用する半導体メモリーで
充分な動作が期待できなくなるという欠点があ
る。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、昇圧電
圧出力端子に定常的に所定レベルまで昇圧された
電圧を供給することにより、リーク電流による昇
圧電圧レベルの低下を防止することができる昇圧
電圧出力回路および昇圧電圧出力回路を備えたア
ドレスデコード回路を提供することにある。
たものであり、その目的とするところは、昇圧電
圧出力端子に定常的に所定レベルまで昇圧された
電圧を供給することにより、リーク電流による昇
圧電圧レベルの低下を防止することができる昇圧
電圧出力回路および昇圧電圧出力回路を備えたア
ドレスデコード回路を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。第２図はこの発明に係る昇圧電圧出力回路
の一実施例の回路構成図である。図において１１
は“１”レベルがたとえば5Vで“０”レベルが
アース電位（0V）のデコーダ出力信号またはロ
ジツク入力信号Ａが与えられる入力端子である。
この入力端子１１にはインバータ１２の入力端が
接続されるとともにデイプレツシヨン型（以下Ｄ
型と略称する）のMOSトランジスタ１３のドレ
インが接続される。このトランジスタ１３のソー
スにはＤ型のMOSトランジスタ１４のソースお
よびゲートが接続され、さらにトランジスタ１４
のドレインには２個のＤ型のMOSトランジスタ
１５，１６のソースが接続される。そして上記ト
ランジスタ１５のドレインは、たとえば5Vに設
定されている電源電圧VCが供給される端子１７
に接続され、トランジスタ１６のドレインは、定
常的にたとえば8Vに昇圧、保持されている昇圧
電圧VHaが供給される端子１８に接続される。上
記トランジスタ１３，１５のゲートは上記インバ
ータ１２の出力端に接続され、トランジスタ１６
のゲートは上記トランジスタ１３のソースに接続
される。また定常的にたとえば7Vに昇圧、保持
されている昇圧電圧VHbが供給される端子１９と
アース電位との間には２個のエンハンスメント型
（以下Ｅ型と略称する）のMOSトランジスタ２
０，２１が直列接続される。そして上記一方のト
ランジスタ２０のゲートは上記トランジスタ１３
のソースに接続され、他方のトランジスタ２１の
ゲートは上記インバータ１２の出力端に接続され
る。また上記トランジスタ２０，２１の直列接続
点には昇圧電圧出力端子２２が設けられる。な
お、図中、トランジスタ２０のゲート、ソース間
に挿入されているコンデンサ２３は、寄生コンデ
ンサであるが、ここに別なコンデンサ素子を接続
してもよい。また図中のトランジスタはすべてＮ
チヤネル型である。
する。第２図はこの発明に係る昇圧電圧出力回路
の一実施例の回路構成図である。図において１１
は“１”レベルがたとえば5Vで“０”レベルが
アース電位（0V）のデコーダ出力信号またはロ
ジツク入力信号Ａが与えられる入力端子である。
この入力端子１１にはインバータ１２の入力端が
接続されるとともにデイプレツシヨン型（以下Ｄ
型と略称する）のMOSトランジスタ１３のドレ
インが接続される。このトランジスタ１３のソー
スにはＤ型のMOSトランジスタ１４のソースお
よびゲートが接続され、さらにトランジスタ１４
のドレインには２個のＤ型のMOSトランジスタ
１５，１６のソースが接続される。そして上記ト
ランジスタ１５のドレインは、たとえば5Vに設
定されている電源電圧VCが供給される端子１７
に接続され、トランジスタ１６のドレインは、定
常的にたとえば8Vに昇圧、保持されている昇圧
電圧VHaが供給される端子１８に接続される。上
記トランジスタ１３，１５のゲートは上記インバ
ータ１２の出力端に接続され、トランジスタ１６
のゲートは上記トランジスタ１３のソースに接続
される。また定常的にたとえば7Vに昇圧、保持
されている昇圧電圧VHbが供給される端子１９と
アース電位との間には２個のエンハンスメント型
（以下Ｅ型と略称する）のMOSトランジスタ２
０，２１が直列接続される。そして上記一方のト
ランジスタ２０のゲートは上記トランジスタ１３
のソースに接続され、他方のトランジスタ２１の
ゲートは上記インバータ１２の出力端に接続され
る。また上記トランジスタ２０，２１の直列接続
点には昇圧電圧出力端子２２が設けられる。な
お、図中、トランジスタ２０のゲート、ソース間
に挿入されているコンデンサ２３は、寄生コンデ
ンサであるが、ここに別なコンデンサ素子を接続
してもよい。また図中のトランジスタはすべてＮ
チヤネル型である。
次に上記のように構成された回路の動作を説明
する。まず信号Ａが“０”の時にはインバータ１
２の出力信号Ｐは“１”となり、トランジスタ１
３，１５および２１がオンする。そしてトランジ
スタ１４，１５のgm値をgm14，gm15とし、予め
gm14≪gm15なる関係に設定しておけば、トラン
ジスタ１４のソースの信号Ｑはほぼ0V、ドレイ
ンの信号ＲはほぼVCすなわち5Vになる。ここで
トランジスタ１６のしきい値電圧をVth16とした
場合に、このトランジスタ１６がオフする条件、
VG16−Vth16＜VS16（ただしVG16はトランジスタ１
６のゲート電圧、VS16はトランジスタ１６のソー
ス電圧）を考えた場合、トランジスタ１６がＤ型
トランジスタの一般的なしきい値電圧（例えば−
3V）を持てばVG16はほぼ0V，VSは5Vであるか
らこの条件を満足するため、トランジスタ１６は
オフとなる。したがつてトランジスタ２０がカツ
トオフ、トランジスタ２１がオンして、昇圧電圧
出力端子２２の信号Ｓは“０”（0V）になる。
する。まず信号Ａが“０”の時にはインバータ１
２の出力信号Ｐは“１”となり、トランジスタ１
３，１５および２１がオンする。そしてトランジ
スタ１４，１５のgm値をgm14，gm15とし、予め
gm14≪gm15なる関係に設定しておけば、トラン
ジスタ１４のソースの信号Ｑはほぼ0V、ドレイ
ンの信号ＲはほぼVCすなわち5Vになる。ここで
トランジスタ１６のしきい値電圧をVth16とした
場合に、このトランジスタ１６がオフする条件、
VG16−Vth16＜VS16（ただしVG16はトランジスタ１
６のゲート電圧、VS16はトランジスタ１６のソー
ス電圧）を考えた場合、トランジスタ１６がＤ型
トランジスタの一般的なしきい値電圧（例えば−
3V）を持てばVG16はほぼ0V，VSは5Vであるか
らこの条件を満足するため、トランジスタ１６は
オフとなる。したがつてトランジスタ２０がカツ
トオフ、トランジスタ２１がオンして、昇圧電圧
出力端子２２の信号Ｓは“０”（0V）になる。
次に信号Ａが“１”になると、トランジスタ１
３を通して信号Ｑが“１”（5V）に充電され、こ
の結果、トランジスタ１６，２０がオンする。ま
た信号Ａが“１”になつてからインバータ１２に
よる一定遅延時間経過後、信号Ｐが“０”になつ
てトランジスタ２１がオフする。ここでトランジ
スタ１３，１５のしきい値電圧をVth13，Vth15と
した場合、両トランジスタ１３，１５がオフする
条件、VG13−Vth13＜VS13，VG15−Vth15＜VS15
（VG13，VG15及びVS13，VS15はそれぞれトランジ
スタ１３，１５のゲート電圧及びリース電圧）を
考えると、両トランジスタがＤ型トランジスタの
一般的なしきい値電圧を持てばこの条件を満たす
ので、両トランジスタ１３，１５はカツトオフす
る。したがつて、この時、信号Ｇはトランジスタ
２０およびコンデンサ２３を介して昇圧され、
5Vよりも高い電圧になる。信号Ｑが5Vよりも高
い電圧に昇圧されることにより、トランジスタ１
６，１４を通して信号ＱはVHaの電圧レベルすな
わち8Vになり、トランジスタ２０のゲートが8V
になることによつて昇圧電圧出力端子２２の信号
Ｓは、トランジスタ２０を通してVHbのレベルす
なわち7Vとなる。この結果、“１”レベルの電圧
が5Vの信号Ａは7Vに昇圧されて出力されること
になる。そしてこの状態で、端子２２を介してリ
ーク電流が流れたとしても、端子１９から電荷の
補給が行なわれるため、信号Ｓが7Vから低下す
る恐れはない。したがつて、これによつて昇圧電
圧レベルの低下を防止することができる。
３を通して信号Ｑが“１”（5V）に充電され、こ
の結果、トランジスタ１６，２０がオンする。ま
た信号Ａが“１”になつてからインバータ１２に
よる一定遅延時間経過後、信号Ｐが“０”になつ
てトランジスタ２１がオフする。ここでトランジ
スタ１３，１５のしきい値電圧をVth13，Vth15と
した場合、両トランジスタ１３，１５がオフする
条件、VG13−Vth13＜VS13，VG15−Vth15＜VS15
（VG13，VG15及びVS13，VS15はそれぞれトランジ
スタ１３，１５のゲート電圧及びリース電圧）を
考えると、両トランジスタがＤ型トランジスタの
一般的なしきい値電圧を持てばこの条件を満たす
ので、両トランジスタ１３，１５はカツトオフす
る。したがつて、この時、信号Ｇはトランジスタ
２０およびコンデンサ２３を介して昇圧され、
5Vよりも高い電圧になる。信号Ｑが5Vよりも高
い電圧に昇圧されることにより、トランジスタ１
６，１４を通して信号ＱはVHaの電圧レベルすな
わち8Vになり、トランジスタ２０のゲートが8V
になることによつて昇圧電圧出力端子２２の信号
Ｓは、トランジスタ２０を通してVHbのレベルす
なわち7Vとなる。この結果、“１”レベルの電圧
が5Vの信号Ａは7Vに昇圧されて出力されること
になる。そしてこの状態で、端子２２を介してリ
ーク電流が流れたとしても、端子１９から電荷の
補給が行なわれるため、信号Ｓが7Vから低下す
る恐れはない。したがつて、これによつて昇圧電
圧レベルの低下を防止することができる。
すなわち、上記実施例回路は、インバータ１
２、トランジスタ１３，１４，１５，１６，２
０，２１およびコンデンサ２３からなり、入力端
子１１に与えられる信号Ａの電圧を5Vの電源電
圧VC以上に昇圧する昇圧回路における昇圧電圧
に応じてトランジスタ２０を制御し、端子２２に
予め定常的にVC以上の所定レベルまで昇圧され
た昇圧電圧VHbを供給するようにしたものであ
り、昇圧回路で得られる昇圧電圧そのものを端子
２２から出力するようにしたものではないので、
上記したように端子２２から得られる昇圧電圧の
レベル低下を防止することができる。
２、トランジスタ１３，１４，１５，１６，２
０，２１およびコンデンサ２３からなり、入力端
子１１に与えられる信号Ａの電圧を5Vの電源電
圧VC以上に昇圧する昇圧回路における昇圧電圧
に応じてトランジスタ２０を制御し、端子２２に
予め定常的にVC以上の所定レベルまで昇圧され
た昇圧電圧VHbを供給するようにしたものであ
り、昇圧回路で得られる昇圧電圧そのものを端子
２２から出力するようにしたものではないので、
上記したように端子２２から得られる昇圧電圧の
レベル低下を防止することができる。
第３図はこの発明に係る昇圧電圧出力回路の他
の実施例の回路構成図である。この実施例回路が
上記第２図の実施例回路と異なるところは、Ｄ型
のMOSトランジスタ１３の代わりにＥ型のMOS
トランジスタ３１を、入力端子１１とトランジス
タ１４のソースとの間に接続するとともに、トラ
ンジスタ１５，１６のソース共通接続点と昇圧電
圧出力端子２２との間に新たにコンデンサ３２を
接続した点にある。そして上記Ｅ型のトランジス
タ３１のゲートは前記端子１７に接続される。
の実施例の回路構成図である。この実施例回路が
上記第２図の実施例回路と異なるところは、Ｄ型
のMOSトランジスタ１３の代わりにＥ型のMOS
トランジスタ３１を、入力端子１１とトランジス
タ１４のソースとの間に接続するとともに、トラ
ンジスタ１５，１６のソース共通接続点と昇圧電
圧出力端子２２との間に新たにコンデンサ３２を
接続した点にある。そして上記Ｅ型のトランジス
タ３１のゲートは前記端子１７に接続される。
この実施例回路では、信号Ａが“０”で信号Ｑ
が“０”になつている時でも、信号Ｐは“１”で
ありトランジスタ１５がオンしているため信号Ｒ
はほぼ“１”（5V）であるから、コンデンサ３２
には電荷が保持されている。この状態で信号Ａが
“１”で信号Ｓが“１”になる場合、信号Ｒがト
ランジスタ１６を通してVHaにより充電される前
にコンデンサ３２によつて充分高い電圧に昇圧さ
れ、この昇圧された電圧がトランジスタ１４を介
して信号Ｑとなる。すなわち、この実施例の場
合、信号Ｑはかなり高く昇圧されるので、第２図
の実施例の場合よりも電圧VHaの供給能力が低く
てもよいという利点を持つ。
が“０”になつている時でも、信号Ｐは“１”で
ありトランジスタ１５がオンしているため信号Ｒ
はほぼ“１”（5V）であるから、コンデンサ３２
には電荷が保持されている。この状態で信号Ａが
“１”で信号Ｓが“１”になる場合、信号Ｒがト
ランジスタ１６を通してVHaにより充電される前
にコンデンサ３２によつて充分高い電圧に昇圧さ
れ、この昇圧された電圧がトランジスタ１４を介
して信号Ｑとなる。すなわち、この実施例の場
合、信号Ｑはかなり高く昇圧されるので、第２図
の実施例の場合よりも電圧VHaの供給能力が低く
てもよいという利点を持つ。
第４図はこの発明に係る昇圧電圧出力回路の他
の実施例の回路構成図である。この実施例回路で
は昇圧電圧出力端子２２と端子１９との間に、２
個のＥ型のMOSトランジスタ３３，３４とコン
デンサ３５からなる別の電圧昇圧回路を設け、信
号Ｓに同期してこの信号Ｓを昇圧するようにした
ものである。すなわち、この実施例回路におい
て、信号Ａが“０”で昇圧電圧出力端子２２の信
号Ｓが“０”のとき、トランジスタ３３，３４の
接続点の信号ＴはVC−Vth33（Vth33はトランジス
タ３３のしきい値電圧であり、VC−Vth33はたと
えば4V）となる。また端子１９には7Vの電圧
VHbが常時供給されているため、トランジスタ３
４はカツトオフしている。次に信号Ａが“１”と
なり、信号Ｓが“１”（7V）になると、コンデン
サ３５によつて信号Ｔは10V程度の高い電圧に昇
圧され、トランジスタ３４がオンして端子１９に
は上記昇圧された信号Ｔの電圧が供給される。し
たがつて、この実施例の場合、電圧VHbの供給能
力が低くてもよいという利点を持つ。
の実施例の回路構成図である。この実施例回路で
は昇圧電圧出力端子２２と端子１９との間に、２
個のＥ型のMOSトランジスタ３３，３４とコン
デンサ３５からなる別の電圧昇圧回路を設け、信
号Ｓに同期してこの信号Ｓを昇圧するようにした
ものである。すなわち、この実施例回路におい
て、信号Ａが“０”で昇圧電圧出力端子２２の信
号Ｓが“０”のとき、トランジスタ３３，３４の
接続点の信号ＴはVC−Vth33（Vth33はトランジス
タ３３のしきい値電圧であり、VC−Vth33はたと
えば4V）となる。また端子１９には7Vの電圧
VHbが常時供給されているため、トランジスタ３
４はカツトオフしている。次に信号Ａが“１”と
なり、信号Ｓが“１”（7V）になると、コンデン
サ３５によつて信号Ｔは10V程度の高い電圧に昇
圧され、トランジスタ３４がオンして端子１９に
は上記昇圧された信号Ｔの電圧が供給される。し
たがつて、この実施例の場合、電圧VHbの供給能
力が低くてもよいという利点を持つ。
第５図はこの発明に係る昇圧電圧出力回路の他
の回路構成図である。この実施例回路では、上記
第４図に示す実施例回路のトランジスタ１６のゲ
ートをトランジスタ３１のソースに接続する代わ
りに、インバータ３６を介して前記インバータ１
２の出力端に接続するとともに、入力端子１１に
与える信号ＡとしてＥ型の負荷MOSトランジス
タ３７およびＥ型の駆動MOSトランジスタ３８，
３８，…からなるデコーダ３９の出力信号を入力
するようにしたものである。
の回路構成図である。この実施例回路では、上記
第４図に示す実施例回路のトランジスタ１６のゲ
ートをトランジスタ３１のソースに接続する代わ
りに、インバータ３６を介して前記インバータ１
２の出力端に接続するとともに、入力端子１１に
与える信号ＡとしてＥ型の負荷MOSトランジス
タ３７およびＥ型の駆動MOSトランジスタ３８，
３８，…からなるデコーダ３９の出力信号を入力
するようにしたものである。
この実施例回路では、デコーダ回路３９が非選
択状態の場合、信号ＡおよびＱが“０”となるた
め、負荷MOSトランジスタ３７はオフし、デコ
ーダ３９における電力消費は０である。一方、デ
コーダ３９が選択状態の場合、駆動MOSトラン
ジスタ３８，３８，…はすべてオフするため、ト
ランジスタ１５，１４を通して信号Ｑが“１”に
充電され、さらにトランジスタ３１および３７を
通して信号Ａが“１”に充電される。信号Ａが
“１”になるとインバータ１２により信号Ｐが
“０”となり、トランジスタ１５がカツトオフす
る。次にインバータ３６による一定遅延時間経過
後、トランジスタ１６がオンして、その後、信号
Ｑが昇圧される。なお、上記インバータ３６はト
ランジスタ１５，１６がともにオン状態となるこ
とを避けるために設けられている。
択状態の場合、信号ＡおよびＱが“０”となるた
め、負荷MOSトランジスタ３７はオフし、デコ
ーダ３９における電力消費は０である。一方、デ
コーダ３９が選択状態の場合、駆動MOSトラン
ジスタ３８，３８，…はすべてオフするため、ト
ランジスタ１５，１４を通して信号Ｑが“１”に
充電され、さらにトランジスタ３１および３７を
通して信号Ａが“１”に充電される。信号Ａが
“１”になるとインバータ１２により信号Ｐが
“０”となり、トランジスタ１５がカツトオフす
る。次にインバータ３６による一定遅延時間経過
後、トランジスタ１６がオンして、その後、信号
Ｑが昇圧される。なお、上記インバータ３６はト
ランジスタ１５，１６がともにオン状態となるこ
とを避けるために設けられている。
第６図はこの発明に係る昇圧電圧出力回路の他
の実施例の回路構成図である。この実施例回路で
は前記第２図に示す実施例回路のトランジスタ１
４，１５，１６の代りに２個のＥ型のMOSトラ
ンジスタ４１，４２およびコンデンサ４３を設け
るようにしたものである。すなわち、新たに追加
された一方のトランジスタ４１のドレインは端子
１７に、ゲートはこの回路を低消費電力モードに
切り換えるパワーダウン信号PDが供給される端
子４４に、ソースはもう１個のトランジスタ４２
のドレインにそれぞれ接続され、トランジスタ４
２のゲートはコンデンサ４３の一端およびドレイ
ンに、ソースは信号Ｑ点にそれぞれ接続され、ま
たコンデンサ４３の他端は発振信号OSCが供給
される端子４５に接続される。
の実施例の回路構成図である。この実施例回路で
は前記第２図に示す実施例回路のトランジスタ１
４，１５，１６の代りに２個のＥ型のMOSトラ
ンジスタ４１，４２およびコンデンサ４３を設け
るようにしたものである。すなわち、新たに追加
された一方のトランジスタ４１のドレインは端子
１７に、ゲートはこの回路を低消費電力モードに
切り換えるパワーダウン信号PDが供給される端
子４４に、ソースはもう１個のトランジスタ４２
のドレインにそれぞれ接続され、トランジスタ４
２のゲートはコンデンサ４３の一端およびドレイ
ンに、ソースは信号Ｑ点にそれぞれ接続され、ま
たコンデンサ４３の他端は発振信号OSCが供給
される端子４５に接続される。
なお、この実施例回路ではＤ型のトランジスタ
１３の代りに、ゲートが端子１７に接続されたＥ
型のトランジスタ３１が用いられている。
１３の代りに、ゲートが端子１７に接続されたＥ
型のトランジスタ３１が用いられている。
この実施例回路において発振信号OSCは常時
“１”（5V）と“０”（0V）を繰り返しているが、
信号Ａが“０”の時は信号Ｑも“０”となり、信
号Ｓも“０”である。次に信号Ａが“１”になる
と、信号Ｑはトランジスタ３１を通して“１”に
充電され、インバータ１２の一定遅延時間経過
後、信号Ｐが“０”になり、トランジスタ２１が
オフすると、オンしているトランジスタ２０を通
して信号Ｓが充電され始めかつコンデンサ２３に
よつて信号Ｑが昇圧される。このとき、トランジ
スタ４２のゲートの信号Ｕは、発振信号OSCが
0Vのとき、VC−Vth41（たとえば4V）となり、
OSCが5Vのときには5V＋4V＝9Vとなるので、
トランジスタ４２を通して信号Ｑが充分昇圧され
る。この結果、トランジスタ２０を通してVHbの
レベルが端子２２に出力される。
“１”（5V）と“０”（0V）を繰り返しているが、
信号Ａが“０”の時は信号Ｑも“０”となり、信
号Ｓも“０”である。次に信号Ａが“１”になる
と、信号Ｑはトランジスタ３１を通して“１”に
充電され、インバータ１２の一定遅延時間経過
後、信号Ｐが“０”になり、トランジスタ２１が
オフすると、オンしているトランジスタ２０を通
して信号Ｓが充電され始めかつコンデンサ２３に
よつて信号Ｑが昇圧される。このとき、トランジ
スタ４２のゲートの信号Ｕは、発振信号OSCが
0Vのとき、VC−Vth41（たとえば4V）となり、
OSCが5Vのときには5V＋4V＝9Vとなるので、
トランジスタ４２を通して信号Ｑが充分昇圧され
る。この結果、トランジスタ２０を通してVHbの
レベルが端子２２に出力される。
第７図はこの発明に係る昇圧電圧出力回路の他
の実施例の回路構成図である。この実施例回路は
前記第５図に示す実施例回路のトランジスタ１
５，１６の代りに、上記２個のＥ型のトランジス
タ４１，４２とコンデンサ４３からなる回路を設
けるようにしたものであり、トランジスタ４２の
ソースがトランジスタ１４のドレインに接続され
る。またこの回路ではトランジスタ１４のドレイ
ンと端子２２との間にコンデンサ３２が設けられ
ている。
の実施例の回路構成図である。この実施例回路は
前記第５図に示す実施例回路のトランジスタ１
５，１６の代りに、上記２個のＥ型のトランジス
タ４１，４２とコンデンサ４３からなる回路を設
けるようにしたものであり、トランジスタ４２の
ソースがトランジスタ１４のドレインに接続され
る。またこの回路ではトランジスタ１４のドレイ
ンと端子２２との間にコンデンサ３２が設けられ
ている。
この実施例回路および上記第６図の実施例回路
では、いずれもパワーダウン信号PDを“０”に
してトランジスタ４１をオフさせることにより、
信号Ｑは“０”になり、回路消費電流を０にする
ことができる。
では、いずれもパワーダウン信号PDを“０”に
してトランジスタ４１をオフさせることにより、
信号Ｑは“０”になり、回路消費電流を０にする
ことができる。
第８図は上記各実施例回路で使用される２種の
昇圧電圧VHa，VHbを得てこれを保持する昇圧電
圧保持回路の回路構成図である。この回路は整流
素子として作用する８個のＥ型のMOSトランジ
スタ５１ないし５８とカツプリングコンデンサ６
１ないし６５および電荷蓄積用のコンデンサ６
６，６７から構成されていて、上記カツプリング
コンデンサ６１ないし６５の一端に第９図に示す
ような波形のパルス信号φ1あるいはφ2を供給す
ることにより、コンデンサ６６，６７の各端子か
ら前記昇圧電圧VHa，VHbを得るようになつてい
る。
昇圧電圧VHa，VHbを得てこれを保持する昇圧電
圧保持回路の回路構成図である。この回路は整流
素子として作用する８個のＥ型のMOSトランジ
スタ５１ないし５８とカツプリングコンデンサ６
１ないし６５および電荷蓄積用のコンデンサ６
６，６７から構成されていて、上記カツプリング
コンデンサ６１ないし６５の一端に第９図に示す
ような波形のパルス信号φ1あるいはφ2を供給す
ることにより、コンデンサ６６，６７の各端子か
ら前記昇圧電圧VHa，VHbを得るようになつてい
る。
第１０図はこの発明に係る昇圧電圧出力回路を
アドレスデコーダ回路に応用した実施例の回路構
成図である。この回路は６ビツトの外部アドレス
信号A1ないしA6が供給される図示しないアドレ
スバツフアから出力される内部アドレス信号A1，
A1，A2，2，…A6，6によつて64本の行線WL
１ないしWL６４のうちの１本を選択するための
ものである。
アドレスデコーダ回路に応用した実施例の回路構
成図である。この回路は６ビツトの外部アドレス
信号A1ないしA6が供給される図示しないアドレ
スバツフアから出力される内部アドレス信号A1，
A1，A2，2，…A6，6によつて64本の行線WL
１ないしWL６４のうちの１本を選択するための
ものである。
第１０図において１００は第１のアドレスデコ
ーダ、２００は第２のアドレスデコーダ、３００
は第３のアドレスデコーダである。
ーダ、２００は第２のアドレスデコーダ、３００
は第３のアドレスデコーダである。
第１のアドレスデコーダ１００は、上記内部ア
ドレス信号の一部信号A1とA2，1とA2，A1と
A2，1と2それぞれの信号の組み合せを入力と
して、e1ないしe4の４個の出力端のうちのいずれ
か一つを選択する４個のデコーダ１０１ないし１
０４から構成されていて、これらの各デコーダ１
０１ないし１０４は、たとえば前記第５図あるい
は第７図に示すように、デコーダ３９とこの出力
段に設けられる昇圧電圧出力回路とから構成され
ている。そして各デコーダ１０１ないし１０４内
のデコーダ３９の駆動MOSトランジスタ３８の
ゲートにアドレス信号A1とA2，1とA2，…1と
A2それぞれの信号の組み合せが入力され、出力
端e1ないしe4のいづれか一つから電源電圧以上に
昇圧された信号Ｓが出力される。
ドレス信号の一部信号A1とA2，1とA2，A1と
A2，1と2それぞれの信号の組み合せを入力と
して、e1ないしe4の４個の出力端のうちのいずれ
か一つを選択する４個のデコーダ１０１ないし１
０４から構成されていて、これらの各デコーダ１
０１ないし１０４は、たとえば前記第５図あるい
は第７図に示すように、デコーダ３９とこの出力
段に設けられる昇圧電圧出力回路とから構成され
ている。そして各デコーダ１０１ないし１０４内
のデコーダ３９の駆動MOSトランジスタ３８の
ゲートにアドレス信号A1とA2，1とA2，…1と
A2それぞれの信号の組み合せが入力され、出力
端e1ないしe4のいづれか一つから電源電圧以上に
昇圧された信号Ｓが出力される。
第２のアドレスデコーダ２００は、上記第１の
アドレスデコーダ１００の各出力端e1ないしe4に
対して各４個ずつ設けられ、上記内部アドレス信
号の一部信号A3とA4，3とA4，A3と4，3と
A4それぞれの信号の組み合せ、上記第１のアド
レスデコーダ１００の出力信号および各インバー
タ４０１ないし４０４によるその反転信号を入力
して、RD１ないしRD１６の16個の出力端のう
ちのいずれか一つを選択する16個のデコーダ２０
１ないし２１６から構成されている。これらの各
デコーダ２０１ないし２１６はデコーダ２０１に
例示するように、インバータ４０１による反転信
号、アドレス信号A3とA4それぞれをゲート入力
とする合計３個のＥ型の駆動MOSトランジスタ
２５１，２５２，２５３と、ゲートに上記各出力
端e1ないしe4の信号が入力されてこれら各信号に
よつてスイツチング制御されるＥ型のMOSトラ
ンジスタ２５４、およびこのトランジスタ２５４
に直列挿入されるＤ型の負荷MOSトランジスタ
２５５から構成されている。
アドレスデコーダ１００の各出力端e1ないしe4に
対して各４個ずつ設けられ、上記内部アドレス信
号の一部信号A3とA4，3とA4，A3と4，3と
A4それぞれの信号の組み合せ、上記第１のアド
レスデコーダ１００の出力信号および各インバー
タ４０１ないし４０４によるその反転信号を入力
して、RD１ないしRD１６の16個の出力端のう
ちのいずれか一つを選択する16個のデコーダ２０
１ないし２１６から構成されている。これらの各
デコーダ２０１ないし２１６はデコーダ２０１に
例示するように、インバータ４０１による反転信
号、アドレス信号A3とA4それぞれをゲート入力
とする合計３個のＥ型の駆動MOSトランジスタ
２５１，２５２，２５３と、ゲートに上記各出力
端e1ないしe4の信号が入力されてこれら各信号に
よつてスイツチング制御されるＥ型のMOSトラ
ンジスタ２５４、およびこのトランジスタ２５４
に直列挿入されるＤ型の負荷MOSトランジスタ
２５５から構成されている。
第３のアドレスデコーダ３００は、上記内部ア
ドレス信号の残りの信号A5とA6，5とA6，A5と
A6，5と6それぞれの信号の組み合せを入力と
して、f1ないしf4の４個の出力端のうちのいずれ
か一つを選択する４個のデコーダ３０１ないし３
０４およびその反転信号を得る４個のインバータ
３０５ないし３０８から構成されていて、上記各
デコーダ３０１ないし３０４は、たとえば前記第
５図あるいは第７図に示すように、デコーダ３９
とこの出力段に設けられる昇圧電圧出力回路とか
ら構成されている。そして各デコーダ３０１ない
し３０４内のデコーダ３９の駆動MOSトランジ
スタ３８のゲートにアドレス信号A5とA6，5と
A6，A5と6，5と6それぞれの信号の組み合せ
が入力され、出力端f1ないしf4のいずれか一つか
ら電源電圧以上に昇圧された信号Ｓが出力され
る。
ドレス信号の残りの信号A5とA6，5とA6，A5と
A6，5と6それぞれの信号の組み合せを入力と
して、f1ないしf4の４個の出力端のうちのいずれ
か一つを選択する４個のデコーダ３０１ないし３
０４およびその反転信号を得る４個のインバータ
３０５ないし３０８から構成されていて、上記各
デコーダ３０１ないし３０４は、たとえば前記第
５図あるいは第７図に示すように、デコーダ３９
とこの出力段に設けられる昇圧電圧出力回路とか
ら構成されている。そして各デコーダ３０１ない
し３０４内のデコーダ３９の駆動MOSトランジ
スタ３８のゲートにアドレス信号A5とA6，5と
A6，A5と6，5と6それぞれの信号の組み合せ
が入力され、出力端f1ないしf4のいずれか一つか
ら電源電圧以上に昇圧された信号Ｓが出力され
る。
また上記第２のアドレスデコーダ２００内の16
個の各出力端RD１ないしRD１６には、各４個
ずつ合計64個のスイツチ回路５０１ないし５６４
をそれぞれ介して64本の行線WL１ないしWL６
４に接続されている。これら各スイツチ回路５０
１ないし５６４はスイツチ回路５０１に例示する
ように、デコーダ２０１の出力端RD１と行線
WL１との間に挿入されるＥ型のMOSトランジ
スタ５７１と、行線WL１とアース電位との間に
挿入されるＥ型のMOSトランジスタ５７２との
２個のトランジスタによつて構成されている。そ
して各スイツチ回路５０１ないし５６４内の各一
方のトランジスタ５７１のゲートには上記第３の
アドレスデコーダ３００の４個の出力端f1ないし
f4の信号がそれぞれ入力され、各他方のトランジ
スタ５７２のゲートには４個の反転出力端1ない
し4の信号がそれぞれ入力される。
個の各出力端RD１ないしRD１６には、各４個
ずつ合計64個のスイツチ回路５０１ないし５６４
をそれぞれ介して64本の行線WL１ないしWL６
４に接続されている。これら各スイツチ回路５０
１ないし５６４はスイツチ回路５０１に例示する
ように、デコーダ２０１の出力端RD１と行線
WL１との間に挿入されるＥ型のMOSトランジ
スタ５７１と、行線WL１とアース電位との間に
挿入されるＥ型のMOSトランジスタ５７２との
２個のトランジスタによつて構成されている。そ
して各スイツチ回路５０１ないし５６４内の各一
方のトランジスタ５７１のゲートには上記第３の
アドレスデコーダ３００の４個の出力端f1ないし
f4の信号がそれぞれ入力され、各他方のトランジ
スタ５７２のゲートには４個の反転出力端1ない
し4の信号がそれぞれ入力される。
このような構成でなるアドレスデコーダ回路で
は、A1とA2の２ビツト分のアドレス信号で第１
のアドレスデコーダ１００の４個の出力端e1ない
しe4のうちの一つを選択し、さらにA3とA4の２
ビツト分のアドレス信号で第２のアドレスデコー
ダ２００の各４個の出力端RD１ないしRD４，
RD５ないしRD８，RD９ないしRD１２，RD１
３ないしRD１６のうちのそれぞれ一つを選択
し、また第３のアドレスデコーダ３００の４個の
出力端f1ないしf4のうちの一つをA5とA6の２ビツ
ト分のアドレス信号で選択して64個のスイツチ回
路５０１ないし５６４のうち16個のスイツチ回路
内のトランジスタ５７１をオン、トランジスタ５
７２をオフさせることにより、１本の行線を選択
駆動するものである。
は、A1とA2の２ビツト分のアドレス信号で第１
のアドレスデコーダ１００の４個の出力端e1ない
しe4のうちの一つを選択し、さらにA3とA4の２
ビツト分のアドレス信号で第２のアドレスデコー
ダ２００の各４個の出力端RD１ないしRD４，
RD５ないしRD８，RD９ないしRD１２，RD１
３ないしRD１６のうちのそれぞれ一つを選択
し、また第３のアドレスデコーダ３００の４個の
出力端f1ないしf4のうちの一つをA5とA6の２ビツ
ト分のアドレス信号で選択して64個のスイツチ回
路５０１ないし５６４のうち16個のスイツチ回路
内のトランジスタ５７１をオン、トランジスタ５
７２をオフさせることにより、１本の行線を選択
駆動するものである。
ところで第１のアドレスデコーダ１００の４個
のデコーダ１０１ないし１０４の各出力段には前
記の昇圧電圧出力回路が設けられているために、
第２のアドレスデコーダ２００の選択されたデコ
ーダ内のトランジスタ２５４のゲートには電源電
圧VCよりも十分に高い電圧が入力され、その出
力端RDには十分な“１”レベルが得られる。ま
たスイツチ回路５０１ないし５６４内の各一方の
トランジスタ５７１はＥ型であり、かつ第３のア
ドレスデコーダ３００により選択されたゲートに
も電源電圧VCよりも十分に高い電圧が入力され
るため、選択された行線WLにも十分な“１”レ
ベル（ほぼVC電位）が得られる。また前記した
理由により、選択された出力端e1ないしe4，f1な
いしf4それぞれのうちの一つにおける昇圧電圧は
リーク電流によつて低下することがないので、選
択された行線WLからは常に十分な“１”レベル
出力が得られる。しかも、デコーダ１０１ないし
１０４の各出力段に昇圧電圧出力回路を設けず、
トランジスタ２５４としてしきい値電圧がほぼ
0Vの真性型のものを用いると、そのしきい値電
圧のバラツキが出力端RDの電位のバラツキとし
て現われるが、この実施例の場合にはバラツキは
発生しない。
のデコーダ１０１ないし１０４の各出力段には前
記の昇圧電圧出力回路が設けられているために、
第２のアドレスデコーダ２００の選択されたデコ
ーダ内のトランジスタ２５４のゲートには電源電
圧VCよりも十分に高い電圧が入力され、その出
力端RDには十分な“１”レベルが得られる。ま
たスイツチ回路５０１ないし５６４内の各一方の
トランジスタ５７１はＥ型であり、かつ第３のア
ドレスデコーダ３００により選択されたゲートに
も電源電圧VCよりも十分に高い電圧が入力され
るため、選択された行線WLにも十分な“１”レ
ベル（ほぼVC電位）が得られる。また前記した
理由により、選択された出力端e1ないしe4，f1な
いしf4それぞれのうちの一つにおける昇圧電圧は
リーク電流によつて低下することがないので、選
択された行線WLからは常に十分な“１”レベル
出力が得られる。しかも、デコーダ１０１ないし
１０４の各出力段に昇圧電圧出力回路を設けず、
トランジスタ２５４としてしきい値電圧がほぼ
0Vの真性型のものを用いると、そのしきい値電
圧のバラツキが出力端RDの電位のバラツキとし
て現われるが、この実施例の場合にはバラツキは
発生しない。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえば前記第２図ないし第５図に示
す各実施例回路では、VHaとVHbの二種類の昇圧
電圧を供給する場合について説明したが、これは
同じ電圧を供給するようにしてもよい。また第１
０図に示す実施例回路では、第１、第２のアドレ
スデコーダ１００，３００内の各デコーダ１０１
ないし１０４および３０１ないし３０４それぞれ
の出力段に昇圧電圧出力回路を設ける場合につい
て説明したが、これは第１のアドレスデコーダ１
００内の各デコーダ１０１ないし１０４の出力段
のみに昇圧電圧出力回路を設けるようにしてもよ
い。ただしこの場合、トランジスタ５７１はしき
い値電圧がほぼ0Vの真性型のものを用いる必要
がある。そしてこの場合VCと行線WLとの間には
１個のみ真性型MOSトランジスタが挿入される
ので、この真性型MOSトランジスタのしきい値
電圧のバラツキはさほど問題とはならない。
ではなく、たとえば前記第２図ないし第５図に示
す各実施例回路では、VHaとVHbの二種類の昇圧
電圧を供給する場合について説明したが、これは
同じ電圧を供給するようにしてもよい。また第１
０図に示す実施例回路では、第１、第２のアドレ
スデコーダ１００，３００内の各デコーダ１０１
ないし１０４および３０１ないし３０４それぞれ
の出力段に昇圧電圧出力回路を設ける場合につい
て説明したが、これは第１のアドレスデコーダ１
００内の各デコーダ１０１ないし１０４の出力段
のみに昇圧電圧出力回路を設けるようにしてもよ
い。ただしこの場合、トランジスタ５７１はしき
い値電圧がほぼ0Vの真性型のものを用いる必要
がある。そしてこの場合VCと行線WLとの間には
１個のみ真性型MOSトランジスタが挿入される
ので、この真性型MOSトランジスタのしきい値
電圧のバラツキはさほど問題とはならない。
以上説明したようにこの発明によれば、昇圧電
圧出力端子に定常的に所定レベルまで昇圧された
電圧を供給するようにしたことによつて、リーク
電流による昇圧電圧レベルの低下を防止すること
ができる昇圧電圧出力回路および昇圧電圧出力回
路を備えたアドレスデコード回路を提供すること
ができる。
圧出力端子に定常的に所定レベルまで昇圧された
電圧を供給するようにしたことによつて、リーク
電流による昇圧電圧レベルの低下を防止すること
ができる昇圧電圧出力回路および昇圧電圧出力回
路を備えたアドレスデコード回路を提供すること
ができる。
第１図ａないしｃは従来の昇圧電圧出力回路の
構成図、第２図ないし第７図はそれぞれこの発明
に係る昇圧電圧出力回路の構成図、第８図は上記
各実施例回路で使用される電圧を保持するための
昇圧電圧保持回路の構成図、第９図は同回路の入
力信号の波形図、第１０図はこの発明に係る昇圧
電圧出力回路を備えたアドレスデコード回路の構
成図である。 １１…入力端子、１２，３６…インバータ、１
３，１４，１５，１６…デイプレツシヨン型の
MOSトランジスタ、２０，２１，３１，３３，
３４，３７，３８，４１，４２，５１〜５８…エ
ンハンスメント型のMOSトランジスタ、２２…
昇圧電圧出力端子、２３，３２，３５，４３，６
６，６７…コンデンサ、３９…デコーダ、６１〜
６５…カツプリングコンデンサ、１００…第１の
アドレスデコーダ、２００…第２のアドレスデコ
ーダ、３００…第３のアドレスデコーダ、５０１
〜５６４…スイツチ回路。
構成図、第２図ないし第７図はそれぞれこの発明
に係る昇圧電圧出力回路の構成図、第８図は上記
各実施例回路で使用される電圧を保持するための
昇圧電圧保持回路の構成図、第９図は同回路の入
力信号の波形図、第１０図はこの発明に係る昇圧
電圧出力回路を備えたアドレスデコード回路の構
成図である。 １１…入力端子、１２，３６…インバータ、１
３，１４，１５，１６…デイプレツシヨン型の
MOSトランジスタ、２０，２１，３１，３３，
３４，３７，３８，４１，４２，５１〜５８…エ
ンハンスメント型のMOSトランジスタ、２２…
昇圧電圧出力端子、２３，３２，３５，４３，６
６，６７…コンデンサ、３９…デコーダ、６１〜
６５…カツプリングコンデンサ、１００…第１の
アドレスデコーダ、２００…第２のアドレスデコ
ーダ、３００…第３のアドレスデコーダ、５０１
〜５６４…スイツチ回路。
Claims (1)
- 【特許請求の範囲】 １ 昇圧電圧出力端子と、入力信号の電圧レベル
が変化した際にこの信号電圧を電源電圧以上に昇
圧する電圧昇圧手段と、定常的に電源電圧以上の
所定電圧まで昇圧された昇圧電圧を保持する昇圧
電圧保持手段と、上記電圧昇圧手段における昇圧
電圧レベルに応じて上記昇圧電圧保持手段で保持
されている電圧を上記昇圧電圧出力端子に供給す
る昇圧電圧供給制御手段とを具備したことを特徴
とする昇圧電圧出力回路。 ２ 前記昇圧電圧供給制御手段が、前記電圧昇圧
手段における昇圧電圧によつてスイツチ制御され
るスイツチングトランジスタである特許請求の範
囲第１項に記載の昇圧電圧出力回路。 ３ アドレス信号の一部信号によつて複数の出力
端のうちの一つを選択する第１のアドレスデコー
ダと、この第１のアドレスデコーダの出力が負荷
回路に直列挿入されたスイツチングトランジスタ
のゲートに供給され上記アドレス信号の一部信号
によつて複数の出力端のうちの一つを選択する第
２のアドレスデコーダと、上記アドレス信号の残
りの信号によつて複数の出力端のうちの一つを選
択する第３のアドレスデコーダと、上記第２のア
ドレスデコーダの各出力端と複数の各行線との間
に挿入され上記第３のアドレスデコーダの出力に
よつてスイツチング制御されるスイツチングトラ
ンジスタとを具備し、上記第１、第３のアドレス
デコーダのうち少なくとも第１のアドレスデコー
ダの出力段に、昇圧電圧出力端子、入力信号の電
圧レベルが変化した際にこの信号電圧を電源電圧
以上に昇圧する電圧昇圧手段、定常的に電源電圧
以上の所定電圧まで昇圧された昇圧電圧を保持す
る昇圧電圧保持手段、上記電圧昇圧手段における
昇圧電圧レベルに応じて上記昇圧電圧保持手段で
保持されている電圧を上記昇圧電圧出力端子に供
給する昇圧電圧供給制御手段からなる昇圧電圧出
力回路を備えてなることを特徴とする昇圧電圧出
力回路を備えたアドレスデコード回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068921A JPS58185091A (ja) | 1982-04-24 | 1982-04-24 | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068921A JPS58185091A (ja) | 1982-04-24 | 1982-04-24 | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
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| JPS58185091A JPS58185091A (ja) | 1983-10-28 |
| JPH0221079B2 true JPH0221079B2 (ja) | 1990-05-11 |
Family
ID=13387596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068921A Granted JPS58185091A (ja) | 1982-04-24 | 1982-04-24 | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
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| JP (1) | JPS58185091A (ja) |
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