JPH02210835A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02210835A JPH02210835A JP1029837A JP2983789A JPH02210835A JP H02210835 A JPH02210835 A JP H02210835A JP 1029837 A JP1029837 A JP 1029837A JP 2983789 A JP2983789 A JP 2983789A JP H02210835 A JPH02210835 A JP H02210835A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- channel
- fet
- semiconductor
- hbt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ヘテロ接合バイポーラトランジスタと電界効
果トランジスタ、ダイオード素子、抵抗素子を同一基板
上に形成した半導体集積回路装置に関する。
果トランジスタ、ダイオード素子、抵抗素子を同一基板
上に形成した半導体集積回路装置に関する。
従来、化合物半導体を用いたヘテロ接合バイポーラトラ
ンジスタ素子（ＨＢＴ）と、電界効果トランジスタ（Ｆ
ＥＴ）素子とを同一基板上に形成する技術としては、特
開昭６０−１２０５５１号に記載の様に、ＨＢＴのエミ
ッタ、ベース、コレクタのいずれかの半導体層を、ＦＥ
Ｔのチャネル、又はチャネルへの電子供給層として用い
ていた。
ンジスタ素子（ＨＢＴ）と、電界効果トランジスタ（Ｆ
ＥＴ）素子とを同一基板上に形成する技術としては、特
開昭６０−１２０５５１号に記載の様に、ＨＢＴのエミ
ッタ、ベース、コレクタのいずれかの半導体層を、ＦＥ
Ｔのチャネル、又はチャネルへの電子供給層として用い
ていた。
しかしＨＢＴにとって最適な半導体層と、ＦＥＴにとっ
て最適な半導体層とが一致しない場合が多く、両者とも
最適なデバイス構造となっていない。
て最適な半導体層とが一致しない場合が多く、両者とも
最適なデバイス構造となっていない。
又、ＦＥＴのチャネル形成条件が固定の為、１つのゲー
ト材料に対して１つの閾値電圧をもったＦＥＴＬか作製
できず、設計の自由度を大きく制限する。
ト材料に対して１つの閾値電圧をもったＦＥＴＬか作製
できず、設計の自由度を大きく制限する。
更に、もしＦＥＴのチャネルをＨＢＴのベースに相当す
る第２の半導体層の上にある第３の半導体層に形成する
場合、第２の半導体層の上に２つ以上の第３の半導体層
があれば寄生トランジスタを生成してしまう為、１つの
第２の半導体層の上には１つのＦＥＴＬか作れず高集積
化に対する制約となる０反対に、第２の半導体層の下に
ある第１の半導体層にＦＥＴを形成する場合、ＨＢＴと
ＦＥＴの間の電気的干渉が無視できなくなるという問題
がある。
る第２の半導体層の上にある第３の半導体層に形成する
場合、第２の半導体層の上に２つ以上の第３の半導体層
があれば寄生トランジスタを生成してしまう為、１つの
第２の半導体層の上には１つのＦＥＴＬか作れず高集積
化に対する制約となる０反対に、第２の半導体層の下に
ある第１の半導体層にＦＥＴを形成する場合、ＨＢＴと
ＦＥＴの間の電気的干渉が無視できなくなるという問題
がある。
本発明は、ＨＢＴとＦＥＴの半導体層に各々最適な条件
を設定することを可能ならしめるデバイス構造を提供す
ることを目的とする。
を設定することを可能ならしめるデバイス構造を提供す
ることを目的とする。
更に、異なる閾値電圧をもつＦＥＴを同一基板上に形成
することを可能ならしめるデバイス構造を提供すること
を目的とする。
することを可能ならしめるデバイス構造を提供すること
を目的とする。
ＦＥＴのチャネルの形成条件が、ＨＢＴ側の形成条件に
よって左右されないようにする為には、ＦＥＴのチャネ
ルとＨＢＴの半導体とを別々にする。但し、プロセス工
程の増加を極力抑える為にＦＥＴのオーミック層とＨＢ
Ｔの最上部のオーミック層は同時に設けることとする。
よって左右されないようにする為には、ＦＥＴのチャネ
ルとＨＢＴの半導体とを別々にする。但し、プロセス工
程の増加を極力抑える為にＦＥＴのオーミック層とＨＢ
Ｔの最上部のオーミック層は同時に設けることとする。
ＦＥＴのチャネルとなる半導体層はＨＢＴの最下層の下
に設けることとすれば、プロセス的には半導体層が１層
増えただけですむ。
に設けることとすれば、プロセス的には半導体層が１層
増えただけですむ。
異なる閾値電圧を与えるＦＥＴのチャネルを形成するに
は、イオン打込み技術を併用する。半導体基板上にイオ
ン打込みで作ったチャネルを用いるＦＥＴを同じ回路の
中に共存させることを可能とすることで、この問題は解
決される。
は、イオン打込み技術を併用する。半導体基板上にイオ
ン打込みで作ったチャネルを用いるＦＥＴを同じ回路の
中に共存させることを可能とすることで、この問題は解
決される。
ＨＢＴとＦＥＴを同一基板上に形成する場合において、
ＨＢＴの最下層の半導体層の下に半導体層をもう１Ｍ形
成し、この半導体層をＦＥＴのチャネルに使うことで、
ＦＥＴの形成条件はＨＢＴの形成条件からの制約を受け
なくなる。
ＨＢＴの最下層の半導体層の下に半導体層をもう１Ｍ形
成し、この半導体層をＦＥＴのチャネルに使うことで、
ＦＥＴの形成条件はＨＢＴの形成条件からの制約を受け
なくなる。
更に、上記の半導体層は抵抗層としても利用でき、集積
回路のチップ面積の低減と設計の自由度の増大をもたら
す。
回路のチップ面積の低減と設計の自由度の増大をもたら
す。
半導体基板にイオン打込みで形成するチャネルを使って
作ったＦＥＴも利用可能とすることで。
作ったＦＥＴも利用可能とすることで。
同一基板上に異なる閾値電圧をもつｆ” Ｅ Ｔをもつ
ことができ、設計の自由度は更に大きくなる。
ことができ、設計の自由度は更に大きくなる。
本発明の１実施例として、Ｇｔ３Ａｇ ／ Ａ Ｑ Ｇ
ａＡｓ系の化合物半導体を用いて、ペテロ接合バイポー
ラトランジスタ（ＨＢＴ）素子、ＭＩ４ＳＦＩＥＴ（メ
タルセミコンダクタ： Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ Ｆ Ｅ Ｔ ）素子、にｌ５ＦＥＴ （メ
タル イソシュレータ セミコンダクタ： Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｆ Ｅ Ｔ ）素子、ダイオード素子、抵抗素子を作る
場合について示す。
ａＡｓ系の化合物半導体を用いて、ペテロ接合バイポー
ラトランジスタ（ＨＢＴ）素子、ＭＩ４ＳＦＩＥＴ（メ
タルセミコンダクタ： Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ Ｆ Ｅ Ｔ ）素子、にｌ５ＦＥＴ （メ
タル イソシュレータ セミコンダクタ： Ｍｅｔａｌ
Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｆ Ｅ Ｔ ）素子、ダイオード素子、抵抗素子を作る
場合について示す。
ペテロ接合にＩｎＧａＡｓ／ Ａ Ｑ ＧａＡｓ系の化
合物半導体を使ったＨＢＴの下に、ＩｎＧａＡｓＭを設
けて素子を作り回路を構成することも可能であり、Ｓｉ
／Ｇθ系のＨＢＴの下に、Ｓｉ導電層を設け、その導電
層からなる素子で回路を構成することも可能である。
合物半導体を使ったＨＢＴの下に、ＩｎＧａＡｓＭを設
けて素子を作り回路を構成することも可能であり、Ｓｉ
／Ｇθ系のＨＢＴの下に、Ｓｉ導電層を設け、その導電
層からなる素子で回路を構成することも可能である。
（実施例１）
第１図は本発明の一実施例の半導体装置の構造を示す模
式図である。この半導体装置は第１の４電型を有する第
１の半導体層をコレクタとし、その上の第２の導電型を
有する第２の半導体層をベースとし、更にその上の第１
の導電型を有し且つ該第２の半導体層よりも禁制帯幅の
大きい第３の半導体層をエミッタとしたバイポーラトラ
ンジスタ素子の、コレクタの下に該第１の導電型を右す
る第４の半導体層を設け、該第４の半導体層をチャネル
、又はチャネルへの電子供給層とする電界効果トランジ
スタ素子を作り、更に該第４の半導体層を使ってダイオ
ード素子（或いは抵抗素子）を作ることで構成されてい
る。半絶縁性のＧａＡｓ基板１の上に、上記第４の半導
体層に相当するｎ −Ｇ ａ Ａ ｓ ２を成長させ、
その上にｎ＋ −ＧａＡｓ３を成長させた後、第１の半
導体層に相当するｎ−ＧａＡｓ４を成長させ、更に第２
の半導体層に相当するｐ＋ −ＧａＡｓ＋２、第３の半
導体層に相当するｎ−Ａｊ２ＧａＡｓｓ８を成長させ、
第１．第２゜第３の半導体層からなるエミッタ・トップ
型のＨＢＴと、第４の半導体層からなるｎチャネルのＭ
ＥＳＦＥＴと抵抗素子とを作り、更に基板１上に形成し
たｐチャネルのＪＦＥＴ（ジャンクション：Ｊｕｎｃｔ
ｉｏｎ Ｆ Ｅ Ｔ ）を組み合わせることで、相補型
インバータ回路の出力端に駆動能力を高める為のバイポ
ーラ素子を接続した、同図（ｂ）の如き回路を構成した
例を示す。
式図である。この半導体装置は第１の４電型を有する第
１の半導体層をコレクタとし、その上の第２の導電型を
有する第２の半導体層をベースとし、更にその上の第１
の導電型を有し且つ該第２の半導体層よりも禁制帯幅の
大きい第３の半導体層をエミッタとしたバイポーラトラ
ンジスタ素子の、コレクタの下に該第１の導電型を右す
る第４の半導体層を設け、該第４の半導体層をチャネル
、又はチャネルへの電子供給層とする電界効果トランジ
スタ素子を作り、更に該第４の半導体層を使ってダイオ
ード素子（或いは抵抗素子）を作ることで構成されてい
る。半絶縁性のＧａＡｓ基板１の上に、上記第４の半導
体層に相当するｎ −Ｇ ａ Ａ ｓ ２を成長させ、
その上にｎ＋ −ＧａＡｓ３を成長させた後、第１の半
導体層に相当するｎ−ＧａＡｓ４を成長させ、更に第２
の半導体層に相当するｐ＋ −ＧａＡｓ＋２、第３の半
導体層に相当するｎ−Ａｊ２ＧａＡｓｓ８を成長させ、
第１．第２゜第３の半導体層からなるエミッタ・トップ
型のＨＢＴと、第４の半導体層からなるｎチャネルのＭ
ＥＳＦＥＴと抵抗素子とを作り、更に基板１上に形成し
たｐチャネルのＪＦＥＴ（ジャンクション：Ｊｕｎｃｔ
ｉｏｎ Ｆ Ｅ Ｔ ）を組み合わせることで、相補型
インバータ回路の出力端に駆動能力を高める為のバイポ
ーラ素子を接続した、同図（ｂ）の如き回路を構成した
例を示す。
第２図は１本回路を構成するプロセスの出発点として、
半絶縁性ＧａＡｓ基板１上に、ｎ −ＧａＡｓ＋２、ｎ
＋−ＧａＡｓ３．ｎ−ＧａＡｓ４、ｐ＋−Ｇ ａ Ａ
ｓ ５、Ｎ−ＡｆｌＧａＡｓ６を結晶成長させたウェハ
の断面を示したものである。これから、エツチングとイ
オン打込みによって各素子を形成してゆき、 ＭＩＳＦ
ＥＴのゲート、或いはショットキー接合ダイオードの金
属部となるショットキー電極１２を蒸着とドライエツチ
ングによって形成し、オーミック層となるｎ＋−ＧａＡ
ｓ７ を有機金属気相化学反応法（ＭＯＣＶＤ ）等
を使ってパターンに選択的に成長させ、その上にオーミ
ック電極１３を形成し、配線工程を行なって回路を構成
する。
半絶縁性ＧａＡｓ基板１上に、ｎ −ＧａＡｓ＋２、ｎ
＋−ＧａＡｓ３．ｎ−ＧａＡｓ４、ｐ＋−Ｇ ａ Ａ
ｓ ５、Ｎ−ＡｆｌＧａＡｓ６を結晶成長させたウェハ
の断面を示したものである。これから、エツチングとイ
オン打込みによって各素子を形成してゆき、 ＭＩＳＦ
ＥＴのゲート、或いはショットキー接合ダイオードの金
属部となるショットキー電極１２を蒸着とドライエツチ
ングによって形成し、オーミック層となるｎ＋−ＧａＡ
ｓ７ を有機金属気相化学反応法（ＭＯＣＶＤ ）等
を使ってパターンに選択的に成長させ、その上にオーミ
ック電極１３を形成し、配線工程を行なって回路を構成
する。
第３図〜第６図は、第２回の結晶成長層から得られる素
子の１例である。
子の１例である。
第３図（ａ）はエミッタ・トップ型のＨＢＴであり、同
図（ｂ）はｎｐｎ型トランジスタである。
図（ｂ）はｎｐｎ型トランジスタである。
第４図（ａ）は第４の半導体層２をチャネルとして使っ
て形成したＭＥＳＦＥＴであり、同図（ｂ）はイオン打
込みで形成したチャネルを用いたＭＥＳＦＥＴ 、同図
ＣＱ）はＮｌ５ＦＥＴである。
て形成したＭＥＳＦＥＴであり、同図（ｂ）はイオン打
込みで形成したチャネルを用いたＭＥＳＦＥＴ 、同図
ＣＱ）はＮｌ５ＦＥＴである。
第５図（ａ）はｐｎダイオード、同図（ｂ）は第４の半
導体層２を使ったショットキー接合ダイオードであり、
同図（ｃ）、（ｄ）はショットキー接合ダイオードであ
る。
導体層２を使ったショットキー接合ダイオードであり、
同図（ｃ）、（ｄ）はショットキー接合ダイオードであ
る。
第６図（ａ）、（ｂ）、（Ｑ）はそれぞれ抵抗素子であ
る。
る。
（実施例２）
第７図は、前記第１の実施例の構造において、バイポー
ラ素子のエミッタとコレクタの配置を逆にし、且つ該エ
ミッタの下に上記第４の半導体層を設けて、該第４の半
導体層をチャネル、又はチャネルへの電子供給層とする
電界効果トランジスタ素子を作り、更に該第４の“半導
体層を使ってダイオード素子、或いは抵抗素子を作るこ
とで構成する半導体装置のための結晶成長層を示したも
のであり、ＨＢＴのエミッタとなるＮ −Ａ ｎ Ｇａ
Ａｓ ６と、コレクタとなるｎ −Ｇ ａ Ａ ｓ ４
の配置が逆になっている。
ラ素子のエミッタとコレクタの配置を逆にし、且つ該エ
ミッタの下に上記第４の半導体層を設けて、該第４の半
導体層をチャネル、又はチャネルへの電子供給層とする
電界効果トランジスタ素子を作り、更に該第４の“半導
体層を使ってダイオード素子、或いは抵抗素子を作るこ
とで構成する半導体装置のための結晶成長層を示したも
のであり、ＨＢＴのエミッタとなるＮ −Ａ ｎ Ｇａ
Ａｓ ６と、コレクタとなるｎ −Ｇ ａ Ａ ｓ ４
の配置が逆になっている。
第８図に、この時得られる素子を示す、プロセス工程は
基本的に実施例１の場合と同じである。
基本的に実施例１の場合と同じである。
（ａ）はコレクタ・トップ型のＨＢＴであり、（ｃ）、
（ｆ）はｐｎｐ型トランジスタである。
（ｆ）はｐｎｐ型トランジスタである。
（ｂ）、（ｄ）は各々肝５ＦＥＴとＭＩＳＦＥＴであり
、（ｈ）が第４の半導体層２を利用したＭＥＳＦＥＴで
あり。
、（ｈ）が第４の半導体層２を利用したＭＥＳＦＥＴで
あり。
（ｉ）がイオン打込みで形成したチャネルを使つ（ｅ）
、（ｊ）、（ｋ）がｐｎダイオードであり、（Ｑ）、（
ｍ）がショットキー接合ダイオードである。（ｇ）＊
（ｎ）ｔ （ｏ）は抵抗素子である。
、（ｊ）、（ｋ）がｐｎダイオードであり、（Ｑ）、（
ｍ）がショットキー接合ダイオードである。（ｇ）＊
（ｎ）ｔ （ｏ）は抵抗素子である。
（実施例３）
第９図（ａ）、（ｂ）、（Ｑ）は本発明の実施例として
、エミッタ・トップ型のＨＢＴの下に、第４の半導体層
２を設け、半導体層２を用いてＭＥＳＦＥＴ。
、エミッタ・トップ型のＨＢＴの下に、第４の半導体層
２を設け、半導体層２を用いてＭＥＳＦＥＴ。
或いは抵抗素子を作って集積回路を構成する場合の例で
ある。
ある。
（ａ）は（ｄ）に示す如きインバータ回路、（ｂ）はｅ
に示す如き抵抗付きのトランジスタ、（Ｃ）は（ｆ）に
示す如きＦＥＴの出力端に駆動能力を高める為のバイポ
ーラ素子を設けた場合の例である。
に示す如き抵抗付きのトランジスタ、（Ｃ）は（ｆ）に
示す如きＦＥＴの出力端に駆動能力を高める為のバイポ
ーラ素子を設けた場合の例である。
本発明によれば、ｌチップの上にＨＢＴ、ＦＥＴ。
ダイオード、抵抗を形成できるので高性能な集積回路が
実現できる効果がある。
実現できる効果がある。
又、ＦＥＴのチャネルの形成条件とＨＢＴの半導体層と
の形成条件を別々に設定できるので、杏子に最適な設定
が可能となる効果がある。
の形成条件を別々に設定できるので、杏子に最適な設定
が可能となる効果がある。
すγ：
更に、イオン打込みで作ったチャネルを利用するＦＥＴ
も利用できるので、設計の自由度が大きくなる効果があ
る。
も利用できるので、設計の自由度が大きくなる効果があ
る。
第１図は本発明の一実施例として、Ｇ ａ Ａ ｓ ／
Ａ Ｑ ＧａＡｓ系のＨＢＴの下に、ｎ −Ｇ ａ Ａ
ｓ ２を設け、それをＭＥＳＦＨＴのチャネル、抵抗
素子として利用し、ｐチャネルＪＦＥＴと組み合わせて
相補型インバータ回路の構成図および回路図、第２図。 第７図は本発明の実施例の半導体装置を作成するための
ウェハ上の層構造を示す断面図、第３図乃至第６図およ
び第８図は本発明の実施例の半導体装置の素子形成部の
断面図、第９図は本発明の他の実施例の半導体装置の素
子形成部の断面図および上記部分の回路図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２− ｎ −Ｇ
ａ Ａ ｓ 。 ３−ｎ＋−ＧａＡｓ、４−ｎ−ＧａＡｓ、５ ＝−ｐ
＋−Ｇ ａ Ａ ｓ 、 ６−Ｎ−Ａｌ１ＧａＡｓ、
７−ｎ＋−ＧａＡｓ、８・・・イオン打込みで形成した
ｎ −Ｇ ａ Ａ ｓ、９・・・ｐ＋−Ｇ ａ Ａ ｓ
、 ｌ Ｏ・・・アンドープＡ Ｑ ＧａＡｓ、１
１・・・イオン打込みで形成したｐ ＧａＡｓ、１２
・・・ショットキー電極、１３・・・オーミック電極。 早 １す （ｂ）
Ａ Ｑ ＧａＡｓ系のＨＢＴの下に、ｎ −Ｇ ａ Ａ
ｓ ２を設け、それをＭＥＳＦＨＴのチャネル、抵抗
素子として利用し、ｐチャネルＪＦＥＴと組み合わせて
相補型インバータ回路の構成図および回路図、第２図。 第７図は本発明の実施例の半導体装置を作成するための
ウェハ上の層構造を示す断面図、第３図乃至第６図およ
び第８図は本発明の実施例の半導体装置の素子形成部の
断面図、第９図は本発明の他の実施例の半導体装置の素
子形成部の断面図および上記部分の回路図である。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２− ｎ −Ｇ
ａ Ａ ｓ 。 ３−ｎ＋−ＧａＡｓ、４−ｎ−ＧａＡｓ、５ ＝−ｐ
＋−Ｇ ａ Ａ ｓ 、 ６−Ｎ−Ａｌ１ＧａＡｓ、
７−ｎ＋−ＧａＡｓ、８・・・イオン打込みで形成した
ｎ −Ｇ ａ Ａ ｓ、９・・・ｐ＋−Ｇ ａ Ａ ｓ
、 ｌ Ｏ・・・アンドープＡ Ｑ ＧａＡｓ、１
１・・・イオン打込みで形成したｐ ＧａＡｓ、１２
・・・ショットキー電極、１３・・・オーミック電極。 早 １す （ｂ）
Claims (1)
- 【特許請求の範囲】 １、第１の導電型を有する第１の半導体層をコレクタと
し、その上の第２の導電型を有する第２の半導体層をベ
ースとし、更にその上の第１の導電型を有し且つ該第２
の半導体層よりも禁制帯幅の大きい第３の半導体層をエ
ミッタとしたバイポーラトランジスタ素子の、コレクタ
の下に該第１の導電型を有する第４の半導体層を設け、
該第４の半導体層をチャネル、又はチャネルへの電子供
給層とする電界効果トランジスタ素子を作り、更に該第
４の半導体層を使ってダイオード素子、或いは抵抗素子
を作ることで構成する半導体集積回路装置。 ２、請求項第１項記載のバイポーラ素子のエミッタとコ
レクタの配置を逆にし、且つ該エミッタの下に上記第４
の半導体層を設けて、該第４の半導体層をチャネル、又
はチャネルへの電子供給層とする電界効果トランジスタ
素子を作り、更に該第４の半導体層を使ってダイオード
素子、或いは抵抗素子を作ることで構成する半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029837A JPH02210835A (ja) | 1989-02-10 | 1989-02-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029837A JPH02210835A (ja) | 1989-02-10 | 1989-02-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210835A true JPH02210835A (ja) | 1990-08-22 |
Family
ID=12287127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029837A Pending JPH02210835A (ja) | 1989-02-10 | 1989-02-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210835A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018865A1 (en) * | 1999-09-06 | 2001-03-15 | Hitachi, Ltd. | High-frequency power amplification module and radio communication device |
| JP2006253503A (ja) * | 2005-03-11 | 2006-09-21 | Anritsu Corp | マイクロ波モノリシック集積回路 |
-
1989
- 1989-02-10 JP JP1029837A patent/JPH02210835A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001018865A1 (en) * | 1999-09-06 | 2001-03-15 | Hitachi, Ltd. | High-frequency power amplification module and radio communication device |
| US6636118B1 (en) | 1999-09-06 | 2003-10-21 | Hitachi, Ltd. | High-frequency power amplification module and radio communication device |
| JP2006253503A (ja) * | 2005-03-11 | 2006-09-21 | Anritsu Corp | マイクロ波モノリシック集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5986287A (en) | Semiconductor structure for a transistor | |
| KR890003379B1 (ko) | 화합물 반도체 집적회로장치 | |
| EP0829906B1 (en) | Junction high electron mobility transistor-heterojunction bipolar transistor monolithic microwave integrated circuit and method of fabrication | |
| JP2604349B2 (ja) | 半導体装置 | |
| US5324671A (en) | Method of fabrication an integrated circuit including bipolar and field effect devices | |
| US5162877A (en) | Semiconductor integrated circuit device and method of producing same | |
| KR100283199B1 (ko) | 헤테로 접합 바이폴라 트랜지스터 및 그것을 사용한 반도체장치 | |
| JP2553510B2 (ja) | 半導体装置およびその製造方法 | |
| JP2686827B2 (ja) | 半導体装置 | |
| JPH02210835A (ja) | 半導体集積回路装置 | |
| JP2008510303A (ja) | アンチモンベースの化合物半導体構造物におけるメサ分離をエッチングする方法 | |
| US20020132444A1 (en) | Bias current and method of fabricating semiconductor device | |
| JP2000216256A (ja) | 半導体集積回路の製造方法 | |
| JPS6228586B2 (ja) | ||
| EP0093557A2 (en) | High-speed complementary semiconductor integrated circuit | |
| EP0276981A2 (en) | Semiconductor integrated circuit device and method of producing same | |
| KR100202311B1 (ko) | 바이 펫 및 그 제조방법 | |
| JPS62199049A (ja) | 半導体装置 | |
| JP3660929B2 (ja) | バイアス回路ならびに半導体装置の製造方法 | |
| JPH05175438A (ja) | バイポーラトランジスタ集積回路 | |
| JPS62211953A (ja) | バイポ−ラトランジスタ | |
| JPH0199263A (ja) | 半導体集積回路およびその製造方法 | |
| JPH04130733A (ja) | 半導体装置 | |
| JPS61260674A (ja) | 電圧制御可変電流増幅率バイポ−ラトランジスタ | |
| JPH06268158A (ja) | 混成集積回路装置及びその製造方法 |