JPH02210902A - 集積化高周波増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野］ 本発明は高周波増幅器に係り、特に同一半導体基板上に
集積化された集積化高周波増幅器に関する。

【従来の技術】

従来の高周波増幅器の一例が「電子情報通信ハンドブッ
ク１９８８年版、第２部門　マイクロ波・ミリ波回路部
品、５．４　実例、図６４．７−３９頁（５４９頁）」
に示されている。 従来の高周波増幅回路の構成は、例えば、第９図に示す
ように、ＭＯＳＦＥＴと直流遮断用のキャパシタとスト
リップ線路による整合回路で構成されている。さらに詳
細には、前段ＭＯＳＦＥＴの出力インピーダンスと後段
ＭＯＳＦＥＴの入力インピーダンスとの整合を行うため
に、直列及び並列の４分の１波長程度のストリップ線路
が使用されている。上記４分の１波長は、３ＧＨｚにお
いては、絶縁性ＧａＡｇ基板を誘電体とした場合、６．
７ｍｍ、Ｓｉｎ、を誘電体とした場合、１２゜７ｍｍに
達する。これらの高周波増幅回路を同一半導体基板に集
積化する場合、該半導体チップの大きさは、これらのス
トリップ線路の長さによって決定される。従って、従来
の高周波増幅回路は動作周波数が３ＧＨｚより高い場合
に主に集積化され、３ＧＨｚ以下においてはプリント基
板などに個別トランジスタを実装する、いわゆるハイブ
リッド実装を行なってきた。このような場合も整合用の
インダクタは、第９図のように、必然的に存在する伝送
線路、すなわちストリップ線路を使用する回路構成とな
っている。その場合の回路構成の特徴は、前段ＭＯＳＦ
ＥＴの出力と後段ＭＯＳＦＥＴの入力を接続するボンデ
ィング・ワイヤあるいはストリップ線路を使用し、スト
リップ線路のインピーダンス変換作用を使用しているこ
とである。

【発明が解決しようとする課題１ 上記従来技術においては、特に周波数が３ＧＨ２以下の
場合、上記インダクタは半導体チップより長いストリッ
プ線路を多重に折り曲げて使用するか、集積化インダク
タを使用することになる。 その結果、上記インダクタは細くて長い線路となるため
、その直列抵抗が無視できなく大きくなる。 特に、大きな高周波電流が流れる電力増幅器の場合は、
上記直列抵抗は上記電力増幅器の効率を著しく低下させ
るという問題がある。また上記直列抵抗を低減するため
に、幅の広い線路とすれば、上記インダクタの構成面積
は著しく大きくなるという問題があった。 本発明の第１の目的は、上記高周波増幅回路を同一半導
体基板に集積化し、さらに該集積化高周波増幅器から、
上記インダクタの集積化を可能な限り少なくし、あるい
は半導体チップへの集積化を無用とすることであり、こ
れによって限られたチップ面積で、高周波電力の損失を
極めて少なくした集積化高周波増幅器を提供することで
ある。 更に、ＭＯＳＦＥＴのしきい電圧は製造上のばらつきが
大きく、集積化された増幅器の特性、とくに電力利得及
び効率のばらつきの原因となっていた。従って、本発明
の第２の目的は上記集積化高周波増幅器のしきい電圧の
ばらつきを吸収することであり、これによって電力利得
及び効率のばらつきの少ない集積化高周波増幅器を提供
することである。 更に集積化高周波増幅器を外部回路と接続するためのボ
ンディング・パッドのキャパシタンスは、入力において
は必要以上に選択度を高くし、入力定在波比のばらつき
を大きくする問題があり、また出力においては出力電力
の損失を大きくシ、効率を低下させる問題がある。従っ
て１本発明の第３の目的は、上記ボンディング・バッド
のキャパシタンスを小さくし、これによって、上記集積
化高周波増幅器の製造上の問題となっている。入力定在
波比のばらつきを小さくし、更に電力効率の低下の少な
い集積化高周波増幅器を提供することである。 【発明が解決しようとする課題】 上記従来技術においては、特に周波数が３　Ｇ　ｆ（２
以下の場合、上記インダクタは半導体チップより長いス
トリップ線路を多重に折り曲げて使用するか、集積化イ
ンダクタを使用することになる。 その結果、上記インダクタは細くて長い線路となるため
、その直列抵抗が無視できなく大きくなる。 特に、大きな高周波電流が流れる電力増幅器の場合は、
上記直列抵抗は上記電力増幅器の効率を著しく低下させ
るという問題がある。また上記直列抵抗を低減するため
に、幅の広い線路とすれば、上記インダクタの構成面積
は著しく大きくなるという問題があった。従って、本発
明の第１の目的は、上記高周波増幅回路を同一半導体基
板に集積化し、さらに該集積化高周波増幅器から、上記
インダクタの集積化を可能な限り少なくし、あるいは半
導体チップへの集積化を無用とすることであり、これに
よって限られたチップ面積で、高周波電力の損失を極め
て少なくした集積化高周波増幅器を提供することである
。 更に、ＭＯＳＦＥＴのしきい電圧は製造上のばらつきが
大きく、集積化された増幅器の特性、とくに電力利得及
び効率のばらつきの原因となっていた。従って１本発明
の第２の目的は上記集積化高周波増幅器のしきい電圧の
ばらつきを吸収することであり、これによって電力利得
及び効率のばらつきの少ない集積化高周波増幅器を提供
することである。 更に集積化高周波増幅器を外部回路と接続するためのボ
ンディング・パッドのキャパシタンスは、入力において
は必要以上に選択度を高くし、入力定在波比のばらつき
を大きくする問題があり、また出力においては出力電力
の損失を大きくし、効率を低下させる問題がある。従っ
て、本発明の第３の目的は、上記ボンディング・パッド
のキャパシタンスを小さくし、二九によって、上記集積
化高周波増幅器の製造上の問題となっている。入力定在
波比のばらつきを小さくし、更に電力効率の低下の少な
い集積化高周波増幅器を提供することである。

【課題を解決するための手段】

上記第１の目的を達成するために１本発明においては、
上記ストリップ線路によるインピーダンス変換作用を使
用することを無くシ、その代わりに、第１のキャパシタ
と第２のキャパシタによるインピーダンス変換比を使用
するようにしたものである。すなわち、前段ＭＯＳＦＥ
Ｔの出力と後段ＭＯＳＦＥＴの入力を直流的に遮断する
ためのキャパシタを第１のキャパシタとし、後段ＭＯ５
ＦＥＴの入力キャパシタあるいは入力端子のキャパシタ
を第２のキャパシタとして、そのインピーダンス変換比
を使用するものである。従って、第１のキャパシタは、
従来、直流遮断と高周波信号の通過を目的として、その
キャパシタンスは可能な限り大きなものを使用してきた
が、本発明においては、上記直流遮断のほかに、有限の
キャパシタンスを与えるようにしたものである。 更に本発明においては、同調を行うために、第１のキャ
パシタと第２のキャパシタの中点と接地あるいは接地端
子の間に唯一のインダクタを接続したものである。この
インダクタとしては、半導体チップを外部回路と接続す
るボンディング・ワイヤを使用するものである。 更に本発明においては、上記第１及び第２のキャパシタ
を、同一半導体基板上に２層に重ねて集積化するもので
あり、１個のキャパシタ面積で２個分を形成することが
できるので、チップ面積を小さくすることができる。ま
た、第２のキャパシタに関しては、後段ＭＯＳＦＥＴの
入力キャパシタンスを使用することができる利点があり
、不足分を集積化すればよい、従って、第１のキャパシ
タは第２のキャパシタより大きくなる場合があり、その
場合は同一半導体基板上に多層に重ねて集積化して、第
１のキャパシタとしてはその並列接続を使用するもので
ある。　更に本発明においては、同一半導体チップに直
流だけが印加されるチャネル幅の小さいＭＯＳＦＥＴを
形成し、このゲート・バイアス電圧を該ドレイン電流が
定められた値になるように設定することにより、そのゲ
ート・バイアス電圧と同一の電圧を、上記前段及び後段
増幅器用ＭＯＳＦＥＴのゲート・バイアス電圧として使
用するものである。 更に本発明の集積化高周波増幅器においては、ボンディ
ング・パッドの直下にＰＮ接合を形成し、これに逆バイ
アスを印加することにより、ボンディング・パッド直下
のキャパシタンスを低減するものである。

【作用） 上記第１の目的を達成する手段において、第１のキャパ
シタと第２のキャパシタとボンディング・ワイヤのイン
ダクタンスは、定められた周波数において後段増幅器の
出力が大きくなるように、その値が同調される。すなわ
ち、第１のキャパシタと第２のキャパシタは、前段増ａ
ｍの出力インピーダンスと後段増幅器の入力インピーダ
ンスが整合するように決定され、かつ上記窓められた周
波数における選択度が大きくなるように決定される。 従って、集積化されたキャパシタと唯一のボンディング
・ワイヤで股間整合が実現され、損失の大きいインダク
タンスを集積化すること無く容易に高周波増幅器の集積
化が達成される。 更に、上記第１のキャパシタと第２のキャパシタは積層
されるので、直並列の寄生のキャパシタンスやインダク
タンスが存在しない。従って、そのインピーダンス特性
は類似しており、理想的なインピーダンス変換器として
作用する。 また、直流だけが印加されるＭＯＳＦＥＴは、チャネル
幅が小さいので、そのドレイン電流は極めて小さい。従
って、該ドレイン電流を所定の値に設定するためには、
所定の制御電圧を大きな抵抗を介して与えればよく、そ
のために大きな電力は必要としない、また、同一半導体
チップ内においては、しきい電圧のばらつきは小さいの
で、同一のゲート・バイアス電圧を使用しても、上記小
さいＭＯＳＦＥＴのバイアス電流と上記前段及び後段増
幅器のバイアス電流は比例したものとなる。 従って、小さい電力で前段及び後段増幅器のバイアス電
流を設定できることになる。 また、上記ボンディング・パッド直下のＰＮ接合を逆バ
イアスすれば、該空乏層の拡がりによってＰＮ接合のキ
ャパシタンスは小さくなる。該キャパシタンスはボンデ
ィング・パッド直下のキャパシタンスと直列にあるため
全体としてのキャパシタンスを低減できる。 【実施例】 以下、実施例により本発明を説明する。 第１図は本発明の基本的な実施例を示す。ここに、１は
ソース接地された２個のＭＯＳＦＥＴと上記第１のキャ
パシタを集積化した半導体チップ、２はボンディング・
ワイヤのインダクタンス、５は入力端子、６は出力端子
、８は電源端子である。 ここに、前段ＭＯＳＦＥＴの出力インピーダンスと後段
ＭＯＳＦＥＴの入力インピーダンスの整合は、上記第１
のキャパシタ３と上記入力インピーダンスのキャパシタ
ンス成分の比を使用し、同調は後段ＭＯＳＦＥＴのゲー
ト・ボンディング・ワイヤのインダクタンス２を使用す
るものである。 従って、本発明においては、半導体チップ製造後におい
ても、上記ボンディング・ワイヤのインダクタンス２に
よって、周波数帯を調整することができる。 また、キャパシタ３に関しては、従来は、前段と後段の
間の直流遮断と高周波信号の通過を目的として、可能な
限り大きなものが必要であった。 しかし本発明では、インピーダンス変換比に対応して、
十分小さなものでよく、同一半導体チップに集積化する
ことが容易となる。 ７はバイアス端子であるが、微調整端子としても使用さ
れ、上記ボンディング・ワイヤのインダクタンス２によ
る周波数の調整を、増幅器製造後において、更に微調整
することができるものである。 第２図は、後段ＭＯＳＦＥＴの入力キャパシタンスが小
さい場合に、第２のキャパシタ４を付加したものである
。キャパシタンスが小さい場合、特定の周波数に同調す
るためには、インダクタンスを大きくする必要がある。 ボンディング・ワイヤの長さは限られているので、その
インダクタンスを大きくすることは困難である。そのよ
うな場合、キャパシタンスを大きくすればインダクタン
スの増大を無くすることができる。これによって、上記
ボンディング・ワイヤの長さを過大にすることなく同調
を行うことができる。 第３図は、ボンディング・ワイヤのインダクタンス２が
不足する場合に、不足分を半導体チップに集積化するよ
うにしたものである。ここに９は同一半導体チップ表面
にアルミニウム等の配線金属、あるいはポリシリコンあ
るいはモリブデン等のゲート形成材料によって構成され
たインダクタである。 第４図は、上記ＭＯＳＦＥＴの代わりにデュアルゲート
ＭＯＳＦＥＴを使用し、第２ゲート端子１０に印加され
る電圧によって利得制御を行うようにしたものである。 これによって、上記ＭＯＳＦＥＴのゲート・バイアス電
圧による利得制御の場合には発生した入力インピーダン
スの変動をなくしたものである。更に、第２ゲートはゲ
ート接地として動作するため、低インピーダンスで接地
しなければ発振を起こしやすい。これを防ぐために本実
施例では、同一半導体チップ内にキャパシタ１１を集積
化したものである。これによって、半導体チップ外で接
地した場合には存在するボンディング・ワイヤのインピ
ーダンスをなくし、これによって接地インピーダンスを
低減したものである。 デュアルゲートＭＯＳＦＥＴの場合、オン抵抗が大きい
ため、電力効率が低下する。従って、前段はデュアルゲ
ートＭＯＳＦＥＴとし、出力電力の大きい後段は電力効
率の高いＭＯＳＦＥＴとすることができる。 第５図は、上記ＭＯＳＦＥＴの代わりに、ソースを共通
とした２個の差動ＭＯＳＦＥＴと上記差動ＭＯＳＦＥＴ
のソースにドレインを接続したＭＯＳＦＥＴより成り、
該ＭＯＳＦＥＴのソースを接地した差動増幅器を使用し
たものである。ここに、３２．３３は上記第１のキャパ
シタであり、３４．３５は上記第２のキャパシタである
。また、入力端子５−２及び５−３は差動入力端子であ
り。 相補性の信号が入力される。入力端子５−１は上記差動
ＭＯＳＦＥＴのバイアス電流を制御し、上記差動増幅器
の利得を制御するものである。また、入力端子５−２あ
るいは５−３の一方を接地し、他方より信号を入力すれ
ば、上記差動増幅器の出力は相補性の信号が得られるの
で、これをプッシュプル増幅器の前置増幅器として使用
することもできる。また、入力端子５−１より信号を入
力し、入力端子５−２あるいは５−３を相補性の直流バ
イアス端子として使用すれば、前記デュアルゲートＭＯ
ＳＦＥＴより利得制御範囲、特に利得減衰量の大きな利
得制御増幅器となるものである。 第６図はバイアス制御を行うことを目的として、前段及
び後段増幅器の数分の１から数１００分の１程度のチャ
ネル幅を有するＭＯＳＦＥＴ１２を集積化したものであ
る。ＭＯＳＦＥＴ１２のゲートはドレインと接続して成
り、バイアス制御端子１５より抵抗１３を介してバイア
ス制御電圧を印加する。ＭＯＳＦＥＴ１２の印加電圧は
抵抗１４によって前段及び後段増幅器のゲートに印加す
る。 バイアス制御電圧がＭＯ５ＦＥＴ１２のしきい電圧より
大きい時は、バイアス制御電圧と上記しきい電圧の差を
抵抗１３の抵抗値で除した電流によって、ＭＯＳＦＥＴ
１２の電流を決定する。前段及び後段増幅器のバイアス
電流はＭＯＳＦＥＴＩ２の電流に比例して設定し、これ
はいわゆる前段及び後段増幅器のアイドリング電流とな
るものである。これはＭＯＳＦＥＴのカレントミラー効
果を使用したものであり、該増幅器が高出力動作を行っ
ている時の電力利得及び効率のばらつきを少なくするこ
とができる。一方、バイアス制御電圧がＭＯＳＦＥＴ１
２のしきい電圧より小さい時はＭＯＳＦＥＴ１２の電流
はほとんどゼロになり、バイアス制御電圧はそのまま前
段及び後段増幅器のゲートに印加される。すなわち、し
きい電圧より小さい場合は前段及び後段増幅器は同時に
Ｃ級増幅器となり、電力利得を大幅に減衰させることが
できる。これにより、本発明における集積化高周波増幅
器は、高出力動作を行っている時は、しきい電圧のばら
つきの影響を受けなくなると共に。 該高周波増幅器に必要な利得減衰制御を確実に行うこと
かできる。 第７図は前段増幅器としてデュアルゲートＭ○５ＦＥＴ
、後段増幅器としてＭＯＳＦＥＴを使用した場合を示す
。前段デュアルゲートＭＯ５ＦＥＴの第１ゲートのバイ
アス電圧は固定し、前段の利得制御は第２ゲート印加電
圧によって行うものである。これによって前段の入力イ
ンピーダンスは固定されるので、第１ゲートによる利得
制御の場合には発生した入力整合の変動を無くすること
ができる。本実施例では前段デュアルゲートＭＯＳＦＥ
Ｔの利得制御を行うことを目的として、前段デュアルゲ
ートＭＯＳＦＥＴの数分の１から数１００分の１程度の
チャネル幅を有するデュアルゲートＭＯＳＦＥＴ１６を
集積化したものである。 デュアルゲートＭＯＳＦＥＴ１６の第１ゲートはバイア
ス端子１９より供給する高電位に設定し、第２ゲートは
ドレインと接続して、バイアス制御端子１５より抵抗１
７を介してバイアス制御電圧を印加する。デュアルゲー
トＭＯＳＦＥＴ１６の第２ゲート電圧は、抵抗１８によ
って前段デュアルゲートＭＯＳＦＥＴの第２ゲートに印
加する。 第２ゲートの印加電圧は、デュアルゲートＭＯＳＦＥＴ
の飽和電流を決定するものであり、電力増幅器の場合は
大振幅動作を行うため、該飽和電流の大小によって利得
制御は実現される。前段デュアルゲートＭＯ５ＦＥＴと
デュアルゲートＭＯＳＦＥＴ１６は、同一半導体チップ
に集積化するので、上記飽和電流は、上記デュアルゲー
トＭＯＳＦＥＴの縮小比相当の比例関係を有する。従っ
て、デュアルゲートＭＯＳＦＥＴ１６の飽和電流を与え
る第２ゲート電圧を得て、これを前段デュアルゲートＭ
ＯＳＦＥＴの第２ゲートに印加すれば、該飽和電流を設
定することができる。すなわち、バイアス制御電圧をＶ
ａｐｃ、抵抗１７の値をＲ１７、デュアルゲートＭＯＳ
ＦＥＴ１６のドレイン電圧をＶｘとすると、第１ゲート
が高電位に設定されている場合は、デュアルゲートＭＯ
ＳＦＥＴ１６の飽和電流Ｉｘは（Ｖａ　ｐ　ｃ−Ｖｘ）
　／Ｒ１７となる。従ってＩｘは概略、バイアス制御電
圧によって決定され、その結果２第２ゲート印加電圧Ｖ
ｘも決定される。該電圧は前段デュアルゲートＭＯＳＦ
ＥＴの第２ゲートの印加電圧となる。 その結果、該飽和電流、従って、該利得はしきい電圧の
ばらつきの影響を受けることなく、上記バイアス制御電
圧によって決定することができる。 第８図は本発明の断面構造に関する一実施例を示す０本
実施例は、Ｐ型高濃度シリコン基板の上に成長したＰ型
低濃度層を有する半導体基板に、２つの横型オフセット
ゲートＭＯＳＦＥＴ２０．２１及び第１．第２のキャパ
シタを形成したものである。ここに上記Ｐ型高濃度シリ
コン基板は接地し、上記第２のキャパシタは、上記Ｐ型
低濃度層を貫通するＰ型窩濃度拡散層２５を下部電極、
該表面保護膜を誘電体、該表面保護膜の上部に選択的に
形成したゲート形成膜２２を上部電極として構成したも
のである。また、上記第１のキャパシタは、上記第２の
キャパシタの上部電極２２を下部電極とし、該下部電極
を蔽う第１の絶縁膜を誘電体とし、該絶縁膜の上部に選
択的に形成した第１の金属膜２３を中間電極とし、該中
間電極２３の上部を蔽う第２の絶縁膜を誘電体とし、該
絶縁膜の上部に選択的に形成した第２の金属膜２４を」
二部電極として構成し、該中間電極２３を前段ＭＯＳＦ
ＥＴ２０のドレインと接続し、該下部電極２２と上部電
極２４は接続して後段ＭＯＳＦＥＴ２１のゲートと接続
したものである。また、上記第１及び第２のキャパシタ
は該直列抵抗成分が小さいため、同調選択度が必要以上
に高くなる場合があり、最適な選択度を得るために、上
記Ｐ型窩濃度拡散層２５に若干の抵抗成分を付加するも
のである。すなわち、上記Ｐ型窩濃度拡散Ｍ２５の面積
を小さくすれば、上記第２のキャパシタの直列抵抗を付
加することができる。また、上記Ｐ型窩濃度拡散層２５
を低濃度に制御すれば、製造過程において上記第２のキ
ャパシタの直列抵抗を最適に微調整することができる。 また、本実施例においては、第１のキャパシタは第２の
キャパシタの上部に構成され、接地からシールドされる
ため、前段ＭＯＳＦＥＴ２１の出力が接地される割合が
極めて小さく、はとんど全ての出力は第２のキャパシタ
に伝達される。また、第２のキャパシタとしては、後段
ＭＯＳＦＥＴ２１のゲートとソース間のキャパシタを使
用することができるので、その不足分を集積化すればよ
く、一般に第１のキャパシタより小さくすることができ
る。本実施例においては、小さな第２のキャパシタの上
に２層構造によって、第１のキャパシタを集積化したも
のであり、チップ面積を小さくすることができる。また
、上記第１のキャパシタは上記２層構造によっても必要
なキャパシタンスが得られない場合は、上記第２のキャ
パシタの上部を蔽う絶縁膜を選択的に薄く形成するもの
である。 また本実施例においては、入力及び出力ボンディング・
パッド２９及び３０の直下にＮ型拡散層２７及び２８を
形成して、これを入力のゲート・バイアス電圧あるいは
出力のドレイン電圧によって、高電位に保つことにより
、上記入力及び出力ボンディング・パッドと半導体基板
の間に存在するキャパシタンスを低減するものである。 これにより、入力整合回路の選択度が必要以上に高くな
ることを防ぐことができ、更に出力端子においては、ボ
ンディング・パッドのキャパシタンスを通して流れる電
流によって発生する、出力電力の損失を少なくすること
ができる。 第１０図は第５図のチップ・パターンである。 ここに３６．３７１１．４３はそれぞれストライプ状Ｍ
ＯＳＦＥＴを示す。該３６と３８は前段差動増幅器の差
動ＭＯＳＦＥＴ、該３７と３９は並列接続された前段差
動増幅器のバイアス電流制御用ＭＯＳＦＥＴ、該４０と
４２は後段差動増幅器の差動ＭＯＳＦＥＴ、該４１と４
３は並列接続された後段差動増幅器のバイアス電流制御
用ＭＯＳＦＥＴである。また、３２及び３３は第１のキ
ャパシタ、３４と３５は第２のキャパシタである。 上記第１のキャパシタは３２及び３３は第２のキャパシ
タ３４及び３５の上部にそれぞれ重ねて構成されており
、チップ面積を小さくすることができる。更に、上記キ
ャパシタは上記差動増幅器の正相、逆相に対応して、チ
ップ中央に対して対称に配置すると共に、前段増幅器と
後段増幅器は上記キャパシタの配置位置によって分離し
たものであり、チップ内部における不必要な信号の帰還
を十分に抑えたものである。これによって、高利得の増
幅器において発生した不安定性を無くすることができる
。 第１１図は、本発明による集積化高周波増幅器チップを
用いて高周波増幅器を構成した実施例の回路図を示す。 ここに、１は第６図に示したものに対応する。 ３６は入力端子、３７は入力整合回路、３８は出力端子
、３９は出力整合回路を示す。前段と後段の段間整合は
、あらかじめ設計された集積化キャパシタとボンディン
グ・ワイヤ２のインダクタンスによって行う。上記集積
化キャパシタとボンディング・ワイヤのばらつきはキャ
パシタ４０によって微調整を行うことができる。このよ
うに、本発明による集積化高周波増幅器チップを使用す
れば、股間整合が極めて容易であり、また広範囲に周波
数帯を変更することができる。また、本発明を使用すれ
ば、電源端子と微調整端子に要する配置を行うだけで、
２段以上の増幅器も１段の増幅器の空白位置に構成する
ことができ、実質的な面積の増加は少ない。その結果、
従来は上記段間整合回路及びバイアス回路に要した面積
を大幅に節約することができる。

【発明の効果】

このように本発明においては、集積化キャパシタによる
インピーダンス変換を使用するので、ストリップ線路、
あるいはインダクタンスによる場合に比較して、その抵
抗成分による電力のロスを低減することができる。更に
本発明においては、同調を行うために唯一のインダクタ
を接続すればよく、調整を簡素化できる利点がある。こ
のインダクタとしては、半導体チップを外部回路と接続
する抵抗成分の小さいボンディング・ワイヤを使用する
ことができ、高周波電力の損失を低減することができる
。また、本来存在するボンディング・ワイヤを使用する
ので、半導体チップ上に集積化する必要はなく、チップ
面積を小さくすることができる。また、上記ボンディン
グ・ワイヤは外部回路に接続されるものであり、増幅器
製造後においても、上記インダクタンスの誤差及び半導
体チップ製造のばらつきを外部回路から微調整すること
ができる利点がある。 また本発明の集積化高周波増幅器においては、キャパシ
タは多層に重ねて集積化されるとともに、後段ＭＯＳＦ
ＥＴの入力キャパシタンスを使用することができる利点
があり、チップ面積を小さくすることができる。 また本発明の集積化高周波増幅器においては、半導体チ
ップ製造上の、ＭＯＳＦＥＴのしきい電圧のばらつきを
吸収することができ、もって高出力動作時の電力利得及
び効率のばらつきを少なくすることができるとともに、
利得制御を行うことができる。またデュアルゲートＭＯ
ＳＦＥＴあるいは差動増幅器を使用すれば、利得制御に
伴う入力インピーダンスの変動を無くすることができ、
もって入力整合回路の製造上の歩留まりを向上させるこ
とができる。 また本発明の集積化高周波増幅器においては、ボンディ
ング・パッド直下のキャパシタンスが低減されるため、
入力整合回路の選択度は必要以上に高くなることが無く
なり、もって入力定在波比のばらつきを低減することが
できるとともに、出力電力の損失を低減することができ
る。 以上述べたように、本発明は、特に３ＧＨｚ以下の周波
数領域においての高周波槽Ｈ塁の集積化を容易に実現し
たものであり、合わせて調整の容易化、製造歩留まりの
向上、電力効率の向上、利得制御機能の高度化、高安定
度の維持を実現したものである。

【図面の簡単な説明】

第１図乃至第７図は本発明の実施例の高周波増幅器の回
路図第８図は第２図の回路の断面図、第９図は従来の高
周波増幅回路の回路図、第１０図は第５図の回路のチッ
プ・パターンを示す平面図、第１１図は本発明の集積化
増幅回路チップの一使用例を示す図回路素子グループの
配置図である。 符号の説明 １・・・半導体チップ、２・・・ボンディング・ワイヤ
、３．４・・・キャパシタ、５．５−１．５−２．５−
３・・・入力端子、６．６−１．６−２・・・出力端子
、７．７−１．７−２．７−３・・・バイアス端子、８
．８−１．８−２・・・電源端子、９・・・インダクタ
、１０・・・第２ゲート端子、１１・・・キャパシタ、
１２・・・ＭＯＳＦＥＴ、１３．１４・・・抵抗、１５
・・・バイアス制御端子、１６・・・デュアル・ゲート
ＭＯ５ＦＥＴ、１７．１８・・・抵抗、１９・・・バイ
アス端子、２０．２１・・・ＭＯＳＦＥＴ、２２・・・
ゲート形成膜、２３．２４・・・金属膜、２５．２６・
・・Ｐ型窩濃度拡散層、２７．２８・・・Ｎ型拡散層、
２９．３０・・・ボンディング・パッド、３１・・・ス
トリップ・ライン、３２．３３・・・第１のキャパシタ
、３４．３５・・・第２のキャパシタ、３６・・・入力
端子、３７・・・入力整合回路、３８・・・出力端子、
３９・・・出力整合回路。 ４０・・・キャパシタ 第２図 第９目 第Ｆ目 ＄７目 第７ρ図 ｆ″−２ 、ｒ−／

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳＦＥＴ、あるいはデュアルゲートＭＯＳＦＥ
   Ｔ、あるいはソースを共通とした２個の差動ＭＯＳＦＥ
   Ｔと上記差動ＭＯＳＦＥＴのソースにドレインが接続さ
   れたＭＯＳＦＥＴで構成される差動増幅器より成る、少
   なくとも２個の増幅部及び第１のキャパシタより成り、
   上記キャパシタの一端は前段増幅部の出力端子に、他端
   は後段増幅部の入力端子に接続して成る高周波増幅器に
   おいて、上記増幅部及びキャパシタは同一半導体基板に
   形成して成り、上記キャパシタと上記後段増幅部の入力
   インピーダンス及び該入力端子に接続されたボンディン
   グ・ワイヤとによって同調回路を構成したことを特徴と
   する集積化高周波増幅器。 ２、上記半導体基板の上記後段増幅部の入力端子と接地
   の間に第２のキャパシタを形成した特許請求の範囲第１
   項記載の集積化高周波増幅器。 ３、上記増幅部の前段及び後段をＭＯＳＦＥＴ、デュア
   ルゲートＭＯＳＦＥＴ、あるいは上記差動増幅器の組み
   合わせで構成した特許請求の範囲第１項及び第２項記載
   の集積化高周波増幅器。 ４、上記半導体基板に第３のキャパシタを形成し、上記
   デュアルゲートＭＯＳＦＥＴの第２ゲートあるいは上記
   差動増幅器の制御ゲートと接地の間に接続した特許請求
   の範囲第１項、第２項及び第３項記載の集積化高周波増
   幅器。 ５、上記半導体基板にインダクタを形成し、上記後段増
   幅部の入力端子と、該入力端子のボンディング・パッド
   との間に接続した特許請求の範囲第１項、第２項、第３
   項、及び第４項記載の集積化高周波増幅器。 ６、上記半導体基板に複数の抵抗体及び第３の増幅部を
   形成し、該増幅部と上記増幅部の各々のゲート端子を上
   記抵抗体によってそれぞれ接続して成り、上記第３の増
   幅部のゲート・バイアス電圧と同等の、あるいは比例す
   る電圧をして、上記各々の増幅部のゲート・バイアス電
   圧とした特許請求の範囲第１項、第２項、第３項、第４
   項及び第５項記載の集積化高周波増幅器。 ７、上記第１のキヤパシタは上記半導体基板の表面保護
   膜の上部に選択的に形成した第１の金属膜を下部電極と
   し、該金属膜の上部を蔽う絶縁膜を誘電体とし、該絶縁
   膜の上部に選択的に形成した第２の金属膜を上部電極と
   して構成し、該上部電極は上記前段増幅部の出力端子と
   接続し、該下部電極は上記後段増幅部の入力端子と接続
   して成ることを特徴とする特許請求の範囲第１項、第２
   項、第３項、第４項、第５項、及び第６項記載の集積化
   高周波増幅器。 ８、上記下部電極を、ゲート形成膜を使用して形成した
   ことを特徴とする特許請求の範囲第７項記載の集積化高
   周波増幅器。 ９、上記絶縁膜を選択的に薄く形成したことを特徴とす
   る特許請求の範囲第７項及び第８項記載の集積化高周波
   増幅器。 １０、上記第１のキャパシタの下部電極は、上記半導体
   基板の表面保護膜の上部にゲート形成膜を使用して選択
   的に形成し、該ゲート形成膜の上部を蔽う第１の絶縁膜
   を誘電体とし、該絶縁膜の上部に選択的に形成した第１
   の金属膜を中間電極とし、該金属膜の上部を蔽う第２の
   絶縁膜を誘電体とし、該絶縁膜の上部に選択的に形成し
   た第２の金属膜を上部電極として構成し、該中間電極は
   前段増幅部の出力端子と接続し、該下部電極と上部電極
   は接続して、後段増幅部の入力端子と接続した特許請求
   の範囲第１項、第２項、第３項、第４項、第５項及び第
   ６項記載の集積化高周波増幅器。 １１、上記半導体基板はＰ型高濃度シリコン基板上に成
   長したＰ型低濃度層より成り、上記第２あるいは第３の
   キャパシタは、上記半導体基板表面より、上記Ｐ型高濃
   度シリコン基板に達する部分的な高濃度のＰ型拡散層を
   形成して、これを下部電極とし、上記半導体基板の表面
   を蔽う表面保護膜を誘電体とし、該表面保護膜の上部に
   選択的に形成した金属膜を上部電極とした特許請求の範
   囲第１項〜第１０項記載の集積化高周波増幅器。 １２、上記第２のキャパシタにおいては、該上部電極の
   面積より、該高濃度Ｐ型拡散層の面積を小さくしたこと
   を特徴とする特許請求の範囲第１１項記載の集積化高周
   波増幅器。 １３、上記第２のキャパシタにおいては、該Ｐ型高濃度
   拡散層の濃度を第３のキャパシタにおけるＰ型高濃度拡
   散層の濃度より低濃度としたことを特徴とする特許請求
   の範囲第１１項記載の集積化高周波増幅器。 １４、上記前段増幅部の入力端子、あるいは後段増幅部
   の出力端子に対応するボンディング・パッド直下にＮ型
   拡散層を形成し、該Ｎ型拡散層の電位を上記半導体基板
   の電位に対して高電位に保つことを特徴とする特許請求
   の範囲第１項〜第１３項記載の集積化高周波増幅器。 １５、上記前段増幅部より成る第１配置グループと、上
   記後段増幅部より成る第２配置グループと、上記第１、
   第２、及び第３のキャパシタより成る第３配置グループ
   を構成し、該第３配置グループによって、該第１配置グ
   ループと該第２配置グループを分離したことを特徴とす
   る特許請求の範囲第１項〜第１４項記載の集積化高周波
   増幅器。