JPH022122A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH022122A JPH022122A JP14653688A JP14653688A JPH022122A JP H022122 A JPH022122 A JP H022122A JP 14653688 A JP14653688 A JP 14653688A JP 14653688 A JP14653688 A JP 14653688A JP H022122 A JPH022122 A JP H022122A
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- JP
- Japan
- Prior art keywords
- noise
- power supply
- gnd
- slit
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体集積回路装置に係り、特にＩＣ基板上
に形成された電源ラインの配線ノ（ターンに関し、 電源ラインの幅を広げたり、電源パッドの増設をするこ
となく、スイッチングノイズの低減化を図りうる電源ラ
インを備えた半導体集積回路装置を提供することを目的
とし、 半導体集積回路基板上に設けられた複数の電源用パッド
と、該パッド間を接続する電源配線を有する半導体集積
回路装置において、該電源配線卯域内の隣接する電源用
パッド間に、該電源配線の長手方向に平行にスリット状
の間隙領域を形成するように構成する。
に形成された電源ラインの配線ノ（ターンに関し、 電源ラインの幅を広げたり、電源パッドの増設をするこ
となく、スイッチングノイズの低減化を図りうる電源ラ
インを備えた半導体集積回路装置を提供することを目的
とし、 半導体集積回路基板上に設けられた複数の電源用パッド
と、該パッド間を接続する電源配線を有する半導体集積
回路装置において、該電源配線卯域内の隣接する電源用
パッド間に、該電源配線の長手方向に平行にスリット状
の間隙領域を形成するように構成する。
本発明は、半導体集積回路装置（以下、ＩＣという、）
に係り、特にＩＣ基板上に形成された電源ラインの配線
パターンに関する。
に係り、特にＩＣ基板上に形成された電源ラインの配線
パターンに関する。
近年では半導体技術の進歩、情報処理量の増大等に伴な
ってＩＣが大規模化している。かかる大規模ＩＣでは、
入出力信号数の増大および動作速度の高速化に伴なって
内部素子のスイッチングノイズが増加し、そのスイッチ
ングノイズによる誤動作が重要な問題となっている０本
発明は、電源ラインの配線構造の面から上記スイヅチン
グノイズの低減を図ろうとするものである。
ってＩＣが大規模化している。かかる大規模ＩＣでは、
入出力信号数の増大および動作速度の高速化に伴なって
内部素子のスイッチングノイズが増加し、そのスイッチ
ングノイズによる誤動作が重要な問題となっている０本
発明は、電源ラインの配線構造の面から上記スイヅチン
グノイズの低減を図ろうとするものである。
まず、大規模ＩＣにおけるスイッチングノイズによる誤
動作等の発生メカニズムをｍｅに説明する。集積密度の
向上は必然的に入出力信号数の増大を招き、したがって
、各素子のスイッチング動作による信号の変化が同時に
起こる場合を多発せしめる。特に、同期回路やパスライ
ンのレシーバおよびドライバ等では多数の信号が同時に
変化することか起こる。動作速度の高速化はこの信号変
化の発生頻度をさらに助長する。多数の信号の同時変化
は電源電圧に動揺をきたし、一定レベルの電圧を維持で
きなくなる。この電圧の変動はＩＣ基板上に形成された
電源ラインのレベル変化となって現れ、これがスイッチ
ングノイズとして動作不良等の障害を引き起こすことと
なる。
動作等の発生メカニズムをｍｅに説明する。集積密度の
向上は必然的に入出力信号数の増大を招き、したがって
、各素子のスイッチング動作による信号の変化が同時に
起こる場合を多発せしめる。特に、同期回路やパスライ
ンのレシーバおよびドライバ等では多数の信号が同時に
変化することか起こる。動作速度の高速化はこの信号変
化の発生頻度をさらに助長する。多数の信号の同時変化
は電源電圧に動揺をきたし、一定レベルの電圧を維持で
きなくなる。この電圧の変動はＩＣ基板上に形成された
電源ラインのレベル変化となって現れ、これがスイッチ
ングノイズとして動作不良等の障害を引き起こすことと
なる。
かかる問題に対し、従来では、電源ライン、ＧＮＤライ
ンの強化（パターン面積増大による電流容量の増大）を
図ったり、あるいは電源パッドやＧＮＤバッドの配置間
隔を狭めることにより信号パッドの近くに電源パッド、
ＧＮＤパッドを置くようにして電流路を長く引き回すこ
とを極力避けるよう配慮している。
ンの強化（パターン面積増大による電流容量の増大）を
図ったり、あるいは電源パッドやＧＮＤバッドの配置間
隔を狭めることにより信号パッドの近くに電源パッド、
ＧＮＤパッドを置くようにして電流路を長く引き回すこ
とを極力避けるよう配慮している。
上述のようにスイッチングノイズの量に見合った電源ラ
イン、ＧＮＤラインの強化や電源パッド、ＧＮＤパッド
の増設はノイズ低減に有効な手段ではある。
イン、ＧＮＤラインの強化や電源パッド、ＧＮＤパッド
の増設はノイズ低減に有効な手段ではある。
しかしながら、かかる手段を講することは、ＩＣの大規
模化とは逆行することとなり、チップサイズの大形化を
招くこととなる。消極的な方法としては、信号線の入出
力本数を制限したり、信号の同時変化総数を制限するこ
とも考えられるが、この方法はＩＣの信号処理能力の低
下につながるものであり、使いにくさも手伝って得策で
はない。
模化とは逆行することとなり、チップサイズの大形化を
招くこととなる。消極的な方法としては、信号線の入出
力本数を制限したり、信号の同時変化総数を制限するこ
とも考えられるが、この方法はＩＣの信号処理能力の低
下につながるものであり、使いにくさも手伝って得策で
はない。
このように、従来ではチップサイズ等の外形寸法の面お
よび処理能力の面からスイッチングノイズの低減に限界
があった。
よび処理能力の面からスイッチングノイズの低減に限界
があった。
本発明は、特に電源ラインの幅を広げたり、電源パッド
の増設をすることなく、スイッチングノイズの低減化を
図りうる電源ラインを備えた半導体集積回路装置を提供
することを目的とする。
の増設をすることなく、スイッチングノイズの低減化を
図りうる電源ラインを備えた半導体集積回路装置を提供
することを目的とする。
上記従来の課題を解決するために、本発明は、半導体集
積回路基板（１）上に設けられた複数の電源用パッド（
３）と、該パッド間を接続する電源配線（４）を有する
半導体集積回路装置において、該電源配線（４）領域内
の隣接する電源用パッド（３）間に、該電源配線（４）
の長手方向に平行にスリット状の間隙領域（５ａ〜５ｆ
）を形成するように構成する。
積回路基板（１）上に設けられた複数の電源用パッド（
３）と、該パッド間を接続する電源配線（４）を有する
半導体集積回路装置において、該電源配線（４）領域内
の隣接する電源用パッド（３）間に、該電源配線（４）
の長手方向に平行にスリット状の間隙領域（５ａ〜５ｆ
）を形成するように構成する。
上記本発明の構成によれば、スリット状の間隙領域（５
ａ〜５ｆ）は絶縁体として作用する。電源ライン（４）
中に本発明所定の絶縁体を置くことは、ノイズ伝搬経路
の長距離化を図ることとなる。したがって、ノイズはこ
の間隙領域を迂回しなければならず、その分だけノイズ
が減衰することとなる。
ａ〜５ｆ）は絶縁体として作用する。電源ライン（４）
中に本発明所定の絶縁体を置くことは、ノイズ伝搬経路
の長距離化を図ることとなる。したがって、ノイズはこ
の間隙領域を迂回しなければならず、その分だけノイズ
が減衰することとなる。
次に、本発明の実施例を図面に基づいて説明する。
可」」Ｓ昼型
第１図に本発明の第１の実施例を示す。第１図において
、ＩＣ基板１の周縁部には、複数の信号パッド２が形成
されており、それらのいくつかごとにＧＮＤパッド３が
形成されている。各ＧＮＤパッド３は共通のＧＮＤライ
ン４に接続されている。
、ＩＣ基板１の周縁部には、複数の信号パッド２が形成
されており、それらのいくつかごとにＧＮＤパッド３が
形成されている。各ＧＮＤパッド３は共通のＧＮＤライ
ン４に接続されている。
ＧＮＤライン４には、その長手方向に沿って、適当な間
隔を置いてスリット状の間隙領域５ａ。
隔を置いてスリット状の間隙領域５ａ。
５ｂ、５ｃが形成されている。これらの間隙領域５ａ、
５ｂ、５ｃの間隙幅δは絶縁性を保持できる大きさでよ
く、任意に当該ＧＮＤライン４に要求される電流容量に
合わせて設定する。このＧＮＤライン４からは所要の個
所で分岐配線４ａ。
５ｂ、５ｃの間隙幅δは絶縁性を保持できる大きさでよ
く、任意に当該ＧＮＤライン４に要求される電流容量に
合わせて設定する。このＧＮＤライン４からは所要の個
所で分岐配線４ａ。
４ｂ、・・・４ｎが施され、チップ内の所要個所に延在
されている。
されている。
なお、このようにして形成されるスリット状の開領域５
ａ、５ｂ、５ｃは配線材料（例えば、Ａ、Ｑ配線）に対
してのみ形成するもので、ＩＣ基板の角部にクラッキン
グ防止用に設けられるスリットとはその性質が全く異な
るものである。
ａ、５ｂ、５ｃは配線材料（例えば、Ａ、Ｑ配線）に対
してのみ形成するもので、ＩＣ基板の角部にクラッキン
グ防止用に設けられるスリットとはその性質が全く異な
るものである。
以上の構成において、ノイズ発生源を■１とすると、発
生したノイズは、例えば間隙領域５ｂに沿って伝搬し、
この間隙領域５ｂを迂回して分岐配線４ａ、４ｂ、・・
・４ｎに伝搬される。この長い伝搬経路においてノイズ
が大幅に減衰することとなる。また、この伝搬したノイ
ズは、途中ＧＮＤバッドにて著しく減少されるので、ノ
イズがＧＮＤパッド近くを伝搬するようにすることは非
常に望ましい。これに対し、従来の構成ではノイズ発生
源Ａと分岐配線４ａ、４ｂ、・・・４ｎとが鼓短距離で
結ばれるため、ノイズの減衰がほとんどなく、ＩＣ内の
信号に直接的に混入するものであった。
生したノイズは、例えば間隙領域５ｂに沿って伝搬し、
この間隙領域５ｂを迂回して分岐配線４ａ、４ｂ、・・
・４ｎに伝搬される。この長い伝搬経路においてノイズ
が大幅に減衰することとなる。また、この伝搬したノイ
ズは、途中ＧＮＤバッドにて著しく減少されるので、ノ
イズがＧＮＤパッド近くを伝搬するようにすることは非
常に望ましい。これに対し、従来の構成ではノイズ発生
源Ａと分岐配線４ａ、４ｂ、・・・４ｎとが鼓短距離で
結ばれるため、ノイズの減衰がほとんどなく、ＩＣ内の
信号に直接的に混入するものであった。
なお、上記実施例は、ＧＮＤ配線について述べたが、本
発明は他の電源配線についても全く同様の効果を有する
ものである。
発明は他の電源配線についても全く同様の効果を有する
ものである。
瓜ユｎ遡
第２図に本発明の第２実施例を示す、この第２図におい
て第１図と重複する部分には同一の符号を１４ｆ して
その詳細な説明は省略する。
て第１図と重複する部分には同一の符号を１４ｆ して
その詳細な説明は省略する。
この第２実施例と第１実施例とで異なる点は、スリット
状の間隙領域をＧＮＤラインの幅方向に複数並列（第２
図では、２水平行）に配置した点である。すなわち、第
２図に示すように、２本のスリット状の間隙領域５ａ〜
５ｆが互に所定間隔を置いて形成されている。第１図に
おいて、■においてスイッチングノイズが発生したとす
ると、このノイズは直接分岐配線４ａ、４ｂ、・・・４
ｎに達してしまうが、第２図に示すようにスリット状の
間隔領域とＧＮＤラインに設けておければ、前記問題点
が生ずることがなくなる。
状の間隙領域をＧＮＤラインの幅方向に複数並列（第２
図では、２水平行）に配置した点である。すなわち、第
２図に示すように、２本のスリット状の間隙領域５ａ〜
５ｆが互に所定間隔を置いて形成されている。第１図に
おいて、■においてスイッチングノイズが発生したとす
ると、このノイズは直接分岐配線４ａ、４ｂ、・・・４
ｎに達してしまうが、第２図に示すようにスリット状の
間隔領域とＧＮＤラインに設けておければ、前記問題点
が生ずることがなくなる。
各スリット状間隔領ＩＪＩＵ５ａ〜５ｆのＧＮＤライン
４の長手方向における長さ」、相対的間隔ＷおよびＧＮ
Ｄライン４の幅方向における間隔ｄは、当該ＩＣが要求
する電流容量等に合わせて適宜設定する。スリット状間
隙領域自体の間隙幅δも同様である。
４の長手方向における長さ」、相対的間隔ＷおよびＧＮ
Ｄライン４の幅方向における間隔ｄは、当該ＩＣが要求
する電流容量等に合わせて適宜設定する。スリット状間
隙領域自体の間隙幅δも同様である。
このように、スリット状間隙領域５ａ〜５ｆを多重配置
することにより、ノイズ伝搬経路長が長くなり、−層の
ノイズ低減効果を確保することができる。
することにより、ノイズ伝搬経路長が長くなり、−層の
ノイズ低減効果を確保することができる。
以上述べたように、本発明によれば、電源ライン上にス
リット状間隙領域を形成したことにより、ノイズ伝搬経
路長を多くとることができ、その分だけノイズ到達距離
が長くなるので従来のように電源ラインの幅を広げたり
、電源パッドの増設を行うことなく、ノイズの低減を図
ることができる。
リット状間隙領域を形成したことにより、ノイズ伝搬経
路長を多くとることができ、その分だけノイズ到達距離
が長くなるので従来のように電源ラインの幅を広げたり
、電源パッドの増設を行うことなく、ノイズの低減を図
ることができる。
３・・・ＧＮＤパッド、
４・・・ＧＮＤライン、
４ａ〜４ｎ・・・分岐配線、
５ａ〜５ｆ・・・スリット間隙領域。
第１図は本発明の第１実施例を示ず部分拡大平面図、
第２図は本発明の第２実施例を示す部分拡大平面図であ
る。 １・・・ＩＣ基板、 ２・・・信号パッド、 本発明の第１実施例を示す拡大平面図 呈１図 本発明の第２実施例色示す拡大平面図
る。 １・・・ＩＣ基板、 ２・・・信号パッド、 本発明の第１実施例を示す拡大平面図 呈１図 本発明の第２実施例色示す拡大平面図
Claims (1)
- 半導体集積回路基板（１）上に設けられた複数の電源用
パッド（３）と、該パッド間を接続する電源配線（４）
を有する半導体集積回路装置において、該電源配線（４
）領域内の隣接する電源用パッド（３）間に、該電源配
線（４）の長手方向に平行にスリット状の間隙領域（５
ａ〜５ｆ）を形成したことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14653688A JPH022122A (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14653688A JPH022122A (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022122A true JPH022122A (ja) | 1990-01-08 |
Family
ID=15409869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14653688A Pending JPH022122A (ja) | 1988-06-14 | 1988-06-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022122A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729048A (en) * | 1993-09-17 | 1998-03-17 | Fujitsu Limited | Cmos ic device suppressing spike noise |
| JP2016092061A (ja) * | 2014-10-30 | 2016-05-23 | 株式会社東芝 | 半導体装置および固体撮像装置 |
| US10978392B2 (en) | 2019-08-30 | 2021-04-13 | Fujitsu Limited | Electrical chip and optical module |
-
1988
- 1988-06-14 JP JP14653688A patent/JPH022122A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729048A (en) * | 1993-09-17 | 1998-03-17 | Fujitsu Limited | Cmos ic device suppressing spike noise |
| JP2016092061A (ja) * | 2014-10-30 | 2016-05-23 | 株式会社東芝 | 半導体装置および固体撮像装置 |
| US10978392B2 (en) | 2019-08-30 | 2021-04-13 | Fujitsu Limited | Electrical chip and optical module |
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