JPS61119060A - 半導体集積回路の信号伝送路 - Google Patents
半導体集積回路の信号伝送路Info
- Publication number
- JPS61119060A JPS61119060A JP59240208A JP24020884A JPS61119060A JP S61119060 A JPS61119060 A JP S61119060A JP 59240208 A JP59240208 A JP 59240208A JP 24020884 A JP24020884 A JP 24020884A JP S61119060 A JPS61119060 A JP S61119060A
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- JP
- Japan
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- signal
- wiring
- adjacent
- potential
- semiconductor integrated
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路における長い信号配線に伴な
う信号伝搬遅延時間を低減させるための信号伝送路に係
り、特にメモリ、マイクロプロセッサ等の高速性を要求
される分野のＬＳＩに使用されるものである。
う信号伝搬遅延時間を低減させるための信号伝送路に係
り、特にメモリ、マイクロプロセッサ等の高速性を要求
される分野のＬＳＩに使用されるものである。
半導体集積回路上でチップ全域に伝搬されなければなら
ない信号、あるいはチップの一端から他端部まセ伝搬さ
れなければならない信号等は、かなり長い信号配線を経
て伝送されることｋなる。通常、これらの信号配線はそ
の寄生抵抗を抑えるためにアルミニウム等の低抵抗金属
層が用いられる。この金属層は、酸化膜などの誘電体を
介してシリコン基板や他の配線層との間に寄生容量を有
している。
ない信号、あるいはチップの一端から他端部まセ伝搬さ
れなければならない信号等は、かなり長い信号配線を経
て伝送されることｋなる。通常、これらの信号配線はそ
の寄生抵抗を抑えるためにアルミニウム等の低抵抗金属
層が用いられる。この金属層は、酸化膜などの誘電体を
介してシリコン基板や他の配線層との間に寄生容量を有
している。
ところで、上記信号配線が十分に長い場合には、前記寄
生容量の値が増大するので集積回路デバイスの動作特性
忙とって無視できない程の信号伝搬遅延が生じるようｋ
なる。たとえば第７図に示すように、ＩＣチ、プ戸上の
入力ノーラド２に外部端子から入力され良信号が入力保
護抵抗３を通り、長い信号配線４を経てＩＣの内部回路
系に伝搬される場合を考える。上記入力保護抵抗３は通
常１〜２石程度の大きな抵抗値を有するので、前記大き
な配線容量は信号配線による信号伝搬時間を悪化させる
。また、上記配線容量は、第８図に示すように信号配線
４と基板５との間の容量分Ｃユおよび信号配線４と隣接
配線６との間の容量分Ｃ！とからなる。この場合、特に
デバイスの高集積化が進み、配線間隔が縮少されてくる
と、上記配線間容量Ｃ３の寄与が高まり、このＣ３が実
効的配線容量となる。
生容量の値が増大するので集積回路デバイスの動作特性
忙とって無視できない程の信号伝搬遅延が生じるようｋ
なる。たとえば第７図に示すように、ＩＣチ、プ戸上の
入力ノーラド２に外部端子から入力され良信号が入力保
護抵抗３を通り、長い信号配線４を経てＩＣの内部回路
系に伝搬される場合を考える。上記入力保護抵抗３は通
常１〜２石程度の大きな抵抗値を有するので、前記大き
な配線容量は信号配線による信号伝搬時間を悪化させる
。また、上記配線容量は、第８図に示すように信号配線
４と基板５との間の容量分Ｃユおよび信号配線４と隣接
配線６との間の容量分Ｃ！とからなる。この場合、特に
デバイスの高集積化が進み、配線間隔が縮少されてくる
と、上記配線間容量Ｃ３の寄与が高まり、このＣ３が実
効的配線容量となる。
本発明は上記の事情に鑑みてなされたもので、信号配線
が長い場合でもその実効的配線容量を低減し得る半導体
集積回路の信号伝送路を提供するものである。
が長い場合でもその実効的配線容量を低減し得る半導体
集積回路の信号伝送路を提供するものである。
即ち、本発明の半導体集積回路の信号伝送路は、信号配
線の片側あるいは両側あるいは上側のうちの少なくとも
一部に隣接配線を設け、この隣接配線に信号配線上の信
号と同方向の電位変化を有する信号を供給するようにし
てなることを特徴とするものである。
線の片側あるいは両側あるいは上側のうちの少なくとも
一部に隣接配線を設け、この隣接配線に信号配線上の信
号と同方向の電位変化を有する信号を供給するようにし
てなることを特徴とするものである。
これによって、信号配線の配線間容量分の実効的容量値
が低減し、信号配線の電位変化速度が速くなり、信号伝
搬速度が速くなる。
が低減し、信号配線の電位変化速度が速くなり、信号伝
搬速度が速くなる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。先ず、ＩＣチップ上の信号配線の配線容量について
第８図を参照して考案する。
る。先ず、ＩＣチップ上の信号配線の配線容量について
第８図を参照して考案する。
前記対基板容量分Ｃ１は、基板電位が一定電位であるか
ら定容量として働らく。これに対して前記配線間容量分
Ｃ２は、隣接配線６との電位差ΔＶおよび信号電流ｌに
よってその実効的な容量値が異なっている。即ち、隣接
配線６が一定電位の場合には、実効的容量値は一定容量
値Ｃ０となる。また、隣接配線６が信号配線４と同一の
変化速度で逆方向の電位変化を行なう場合には、実効的
容量値は２ｃ、となる。逆に、隣接配線６が信号配線４
と同方向に同一の変化速度で電位変化を行なう場合には
、実効的容量値は零になる。さらに、隣接配線６が信号
配線４と同方向に２倍の変化速度で行なう場合忙は、実
効的容量値は負（−ＣＯ）となり、このときは信号配線
４の配線間容量分Ｃ２が低減して信号伝搬速度が速くな
ることになる。
ら定容量として働らく。これに対して前記配線間容量分
Ｃ２は、隣接配線６との電位差ΔＶおよび信号電流ｌに
よってその実効的な容量値が異なっている。即ち、隣接
配線６が一定電位の場合には、実効的容量値は一定容量
値Ｃ０となる。また、隣接配線６が信号配線４と同一の
変化速度で逆方向の電位変化を行なう場合には、実効的
容量値は２ｃ、となる。逆に、隣接配線６が信号配線４
と同方向に同一の変化速度で電位変化を行なう場合には
、実効的容量値は零になる。さらに、隣接配線６が信号
配線４と同方向に２倍の変化速度で行なう場合忙は、実
効的容量値は負（−ＣＯ）となり、このときは信号配線
４の配線間容量分Ｃ２が低減して信号伝搬速度が速くな
ることになる。
ここで、上述した配線間容量分Ｃ３の実効的容量値と、
信号配線４の電位変化速度を７１で表わしたときの隣接
配線６の電位変化速度との関係は第９図に示すように表
わされる。
信号配線４の電位変化速度を７１で表わしたときの隣接
配線６の電位変化速度との関係は第９図に示すように表
わされる。
本発明は上記の特性に着目し、隣接配線の電位変化を信
号配線の電位変化に対して所定の変化方向、変化速度を
持つように設定することによって配線間容量分の実効的
容量値を低減させ、信号伝搬速度を速めるものである。
号配線の電位変化に対して所定の変化方向、変化速度を
持つように設定することによって配線間容量分の実効的
容量値を低減させ、信号伝搬速度を速めるものである。
即ち、第１図および第２図に示すＩＣチップ上の信号伝
送路において、５は基板、１０は信号伝搬速度を改善す
べき対象となる信号配線、１１は隣接配線であり、それ
ぞれ低抵抗物質よりなる。この隣接配線１１は、信号配
線１０の左右方向の片側に平行に隣接して設けられてお
り、終端が開放状態になっている。１２はたとえば２段
のインバータ回路１３．１４からなる波形整形回路であ
り、前記信号配線１０から分岐された信号入力を波形整
形して上記隣接配線１１の一端部に供給するものである
。なお、上記インバータ回路１３．１４は、第３図（、
）に示すよりなＰチャネルＭＯ８ＦＩＴ ３１とＮチャ
ネルＭＯ８ＦＥＴ Ｊ ２とからなるＣＭＯ８構成でも
よく、第３図（ｂ）に示すようにＮチャネルのエンハン
スメントＭＯ８ＦＥＴ ３２とディグレージョンＭＯ８
ＦＩＴ３３とからなるＮＭＯ８構成でもよい。
送路において、５は基板、１０は信号伝搬速度を改善す
べき対象となる信号配線、１１は隣接配線であり、それ
ぞれ低抵抗物質よりなる。この隣接配線１１は、信号配
線１０の左右方向の片側に平行に隣接して設けられてお
り、終端が開放状態になっている。１２はたとえば２段
のインバータ回路１３．１４からなる波形整形回路であ
り、前記信号配線１０から分岐された信号入力を波形整
形して上記隣接配線１１の一端部に供給するものである
。なお、上記インバータ回路１３．１４は、第３図（、
）に示すよりなＰチャネルＭＯ８ＦＩＴ ３１とＮチャ
ネルＭＯ８ＦＥＴ Ｊ ２とからなるＣＭＯ８構成でも
よく、第３図（ｂ）に示すようにＮチャネルのエンハン
スメントＭＯ８ＦＥＴ ３２とディグレージョンＭＯ８
ＦＩＴ３３とからなるＮＭＯ８構成でもよい。
上記構成の信号伝送路において、信号配線１０はその配
線間容量Ｃ８のほかに駆動すべき内部回路系の負荷容量
などの大きな寄生容量を有しており、たとえば入力保護
抵抗等の抵抗体を介して上記配線１０を駆動する場合に
は、その信号波形は緩慢なものとなりてしまりのでその
電位変化速度は小さい。これに対して、隣接配線１１は
駆動すべき負荷となる内部回路系を有さす、配線間容量
のみが寄生するのでその容量値は信号配線１０に比べて
非常に小さく、シかも信号配線１０の信号を波形整形回
路１２で波形整形した信号が供給される。したがって、
隣接配線１１の電位変化は信号配線１０のそれに比べて
急峻（高速）であり且つ同方向に変化する。これらの信
号配線１０および隣接配線１１における電位変化の様子
を！４図に示しており、比較のために従来例の信号配線
の電位変化の様子を点線で示している′。ここで、隣接
配線１１の電位の立ち上りが信号配線１０の電位に比べ
て遅れている部分は波形整形回路１２の動作遅延による
ものであり、隣接配線１１の電位が・信号配線１０のそ
れを超えると第９図に示した特性から分るように信号配
線１０の実効的容量値が小さくなって信号伝搬速度が速
くなる。
線間容量Ｃ８のほかに駆動すべき内部回路系の負荷容量
などの大きな寄生容量を有しており、たとえば入力保護
抵抗等の抵抗体を介して上記配線１０を駆動する場合に
は、その信号波形は緩慢なものとなりてしまりのでその
電位変化速度は小さい。これに対して、隣接配線１１は
駆動すべき負荷となる内部回路系を有さす、配線間容量
のみが寄生するのでその容量値は信号配線１０に比べて
非常に小さく、シかも信号配線１０の信号を波形整形回
路１２で波形整形した信号が供給される。したがって、
隣接配線１１の電位変化は信号配線１０のそれに比べて
急峻（高速）であり且つ同方向に変化する。これらの信
号配線１０および隣接配線１１における電位変化の様子
を！４図に示しており、比較のために従来例の信号配線
の電位変化の様子を点線で示している′。ここで、隣接
配線１１の電位の立ち上りが信号配線１０の電位に比べ
て遅れている部分は波形整形回路１２の動作遅延による
ものであり、隣接配線１１の電位が・信号配線１０のそ
れを超えると第９図に示した特性から分るように信号配
線１０の実効的容量値が小さくなって信号伝搬速度が速
くなる。
なお、上記信号伝送路において、信号配線１０と隣接配
線１１との間の間隔を設計基準的に許容された最小値に
設定することによりて配線間容量分（第２図Ｃｇ）を大
きくとることができ、この場合には前記隣接配線１１の
電位変化による実効的容量値の低減効果が大きくなる。
線１１との間の間隔を設計基準的に許容された最小値に
設定することによりて配線間容量分（第２図Ｃｇ）を大
きくとることができ、この場合には前記隣接配線１１の
電位変化による実効的容量値の低減効果が大きくなる。
第５図は、信号式カッ２ッド１５に外部端子から入力し
た入力信号を内部回路系へ伝搬するための入力信号伝送
路に本発明を適用した一例を示している。即ち、１６は
入力保護抵抗、１０は信号配線、１１は隣接配線であり
、この隣接配線１１には信号入力パッド１５に入力した
信号が入力保護抵抗１６を経ることなくそのまま導かれ
ている。この場合、隣接配線１１はその終端が開放状態
となっているので、仮に高電圧が印加したとしても内部
回路系を破壊するおそれがないので、入力保護抵抗を経
る事なく入力・ぐラド１５側に接続可能である。これに
よって、隣接配線１１を伝わる信号は入力信号そのもの
であるので、その波形は十分に速く、急峻であり、信号
配線１０の実効的容量値を低減させることが可能になる
。この場合の隣接配線１１の電位変化の様子は、第４図
に実線で示した前記実施例における隣接配線電位変化に
比べて、その立ち上りは波形整形回路による動作遅延が
ないので速くなる。したがって、前述した信号配線１０
の実効的容量値の低減効果が速く得られ、信号伝搬速度
がより速くなる。
た入力信号を内部回路系へ伝搬するための入力信号伝送
路に本発明を適用した一例を示している。即ち、１６は
入力保護抵抗、１０は信号配線、１１は隣接配線であり
、この隣接配線１１には信号入力パッド１５に入力した
信号が入力保護抵抗１６を経ることなくそのまま導かれ
ている。この場合、隣接配線１１はその終端が開放状態
となっているので、仮に高電圧が印加したとしても内部
回路系を破壊するおそれがないので、入力保護抵抗を経
る事なく入力・ぐラド１５側に接続可能である。これに
よって、隣接配線１１を伝わる信号は入力信号そのもの
であるので、その波形は十分に速く、急峻であり、信号
配線１０の実効的容量値を低減させることが可能になる
。この場合の隣接配線１１の電位変化の様子は、第４図
に実線で示した前記実施例における隣接配線電位変化に
比べて、その立ち上りは波形整形回路による動作遅延が
ないので速くなる。したがって、前述した信号配線１０
の実効的容量値の低減効果が速く得られ、信号伝搬速度
がより速くなる。
なお、上記実施例は信号配線１０の左右方向の片側に隣
接配線１１を設けたが、・ぐターン的な制約等がなけれ
ば信号配線の左右方向両側にそれぞれ隣接配線を設けて
それぞれ前述したような電位変化を与えるようにしても
よい。さらには、第６図に示すように信号配線１０の左
右方向側だけでなく、絶縁層を介した上側の第２層目の
配線層に隣接配線１１ を形成するようにしてもよく、
この場合には信号配線１０と上側の隣接配線１１ との
間の配線間容量分Ｃ８を大きく設定できるので、実効的
容量値の低減効果が一層大きくなる。
接配線１１を設けたが、・ぐターン的な制約等がなけれ
ば信号配線の左右方向両側にそれぞれ隣接配線を設けて
それぞれ前述したような電位変化を与えるようにしても
よい。さらには、第６図に示すように信号配線１０の左
右方向側だけでなく、絶縁層を介した上側の第２層目の
配線層に隣接配線１１ を形成するようにしてもよく、
この場合には信号配線１０と上側の隣接配線１１ との
間の配線間容量分Ｃ８を大きく設定できるので、実効的
容量値の低減効果が一層大きくなる。
上述したように本発明の半導体集積回路の信号伝送路に
よれば、信号配線が長い場合でもその実効的容量を低減
でき、信号配線の信号伝搬速度を速めることができるの
で、メモリ、マイクロプロセッサ等の高速動作を要求さ
れる分野のＬＳＩに使用して好適である。
よれば、信号配線が長い場合でもその実効的容量を低減
でき、信号配線の信号伝搬速度を速めることができるの
で、メモリ、マイクロプロセッサ等の高速動作を要求さ
れる分野のＬＳＩに使用して好適である。
第１図は本発明に係る半導体集積回路の信号伝送路の一
実施例を示す回路図、第２図は第１図の信号配線と隣接
配線との配置関係を示す断面図、第３図（ａ） 、 （
ｂ）はそれぞれ第１図のインバータ回路の具体例を示す
回路図、第４図は第１図の信号伝送路における各配線の
電位変化の様子を示す特性図、第５図は本発明の他の実
施例を示す回路図、第６図は本発明における信号配線と
隣接配線との配置関係の種々の例を示す図、第７図は半
導体集積回路チップ上の信号配線の配置例を示す平面図
、第８図はチップ上の信号配線と隣接配線との配置関係
を示す断面図、第９図は隣接配線の電位変化速度に対す
る信号配線の配線間容量の実効的容量値の変化を示す特
性図である。 １０・・・信号配線、１１．１１ ・・・隣接配線、１
５・・・信号人力Δ、ド、１６・・・入力保護抵抗、Ｃ
，、Ｃ，・・・配線間容量。 出願人代理人 弁理士 鈴 江 武 彦ｗ任 □
実施例を示す回路図、第２図は第１図の信号配線と隣接
配線との配置関係を示す断面図、第３図（ａ） 、 （
ｂ）はそれぞれ第１図のインバータ回路の具体例を示す
回路図、第４図は第１図の信号伝送路における各配線の
電位変化の様子を示す特性図、第５図は本発明の他の実
施例を示す回路図、第６図は本発明における信号配線と
隣接配線との配置関係の種々の例を示す図、第７図は半
導体集積回路チップ上の信号配線の配置例を示す平面図
、第８図はチップ上の信号配線と隣接配線との配置関係
を示す断面図、第９図は隣接配線の電位変化速度に対す
る信号配線の配線間容量の実効的容量値の変化を示す特
性図である。 １０・・・信号配線、１１．１１ ・・・隣接配線、１
５・・・信号人力Δ、ド、１６・・・入力保護抵抗、Ｃ
，、Ｃ，・・・配線間容量。 出願人代理人 弁理士 鈴 江 武 彦ｗ任 □
Claims (6)
- （１）半導体集積回路チップ上において信号配線に隣接
して隣接配線を設け、この隣接配線に上記信号配線上の
信号と同方向の電位変化を有する信号を供給するように
してなることを特徴とする半導体集積回路の信号伝送路
。 - （２）前記信号配線の片側あるいは両側あるいは上側の
うちの少なくとも一部に前記隣接配線を設けてなること
を特徴とする前記特許請求の範囲第１項記載の半導体集
積回路の信号伝送路。 - （３）前記隣接配線に信号配線上の信号よりも電位変化
速度の速い信号を供給するようにしてなることを特徴と
する前記特許請求の範囲第１項記載の半導体集積回路の
信号伝送路。 - （４）前記信号配線上の信号を分岐して波形整形して隣
接配線に供給し、隣接配線の終端は開放状態に設定して
おくことを特徴とする前記特許請求の範囲第３項記載の
半導体集積回路の信号伝送路。 - （５）前記信号配線は、信号入力パッドに外部端子から
入力して入力保護抵抗を経た信号を集積回路内部回路系
へ伝搬するものであることを特徴とする前記特許請求の
範囲第１項記載の半導体集積回路の信号伝送路。 - （６）前記信号入力パッドに入力した信号を入力保護抵
抗を経ることなく隣接配線に供給してなることを特徴と
する前記特許請求の範囲第５項記載の半導体集積回路の
信号伝送路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240208A JPS61119060A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路の信号伝送路 |
| KR1019850008244A KR900000562B1 (ko) | 1984-11-14 | 1985-11-05 | 반도체집적회로의 신호전송회로 |
| US06/795,256 US4687949A (en) | 1984-11-14 | 1985-11-05 | Signal transmission circuit in a semiconductor integrated circuit |
| DE8585114100T DE3581784D1 (de) | 1984-11-14 | 1985-11-06 | Signaltransmissionsschaltung in einer integrierten halbleiterschaltung. |
| EP85114100A EP0181600B1 (en) | 1984-11-14 | 1985-11-06 | Signal transmission circuit in a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240208A JPS61119060A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路の信号伝送路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61119060A true JPS61119060A (ja) | 1986-06-06 |
Family
ID=17056058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240208A Pending JPS61119060A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路の信号伝送路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4687949A (ja) |
| EP (1) | EP0181600B1 (ja) |
| JP (1) | JPS61119060A (ja) |
| KR (1) | KR900000562B1 (ja) |
| DE (1) | DE3581784D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238713A (ja) * | 1987-03-26 | 1988-10-04 | Oki Electric Ind Co Ltd | 遅延回路 |
| KR920005863B1 (ko) * | 1988-08-12 | 1992-07-23 | 산요덴끼 가부시끼가이샤 | 반도체 집적회로 |
| DE3938459A1 (de) * | 1989-11-20 | 1991-05-23 | Philips Patentverwaltung | Schaltungsanordnung zur kompensation von impulslaengenveraenderungen |
| DE4313053C1 (de) * | 1993-04-21 | 1994-10-06 | Siemens Ag | Integrierte Halbleiteranordnung mit Verbindungsleitungen, die durch Dotierungsgebiete gegenüber parasitären Effekten unempfindlich sind |
| JP3283984B2 (ja) * | 1993-12-28 | 2002-05-20 | 株式会社東芝 | 半導体集積回路装置 |
| US5994946A (en) * | 1996-10-31 | 1999-11-30 | Metaflow Technologies, Inc. | Alternating inverters for capacitive coupling reduction in transmission lines |
| JP3164066B2 (ja) * | 1998-07-09 | 2001-05-08 | 日本電気株式会社 | 半導体装置 |
| EP0977263A3 (en) | 1998-07-31 | 2002-07-10 | STMicroelectronics, Inc. | Apparatus and method for reducing propagation delay in a conductor |
| US7109765B1 (en) * | 1998-11-03 | 2006-09-19 | Altera Corporation | Programmable phase shift circuitry |
| DE102005038100A1 (de) * | 2005-08-10 | 2007-02-15 | Micronas Gmbh | Monolithische Anordnung, insbesondere integrierte Schaltung, mit einer floatenden Elektrode |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
| US4389429A (en) * | 1980-06-16 | 1983-06-21 | Rockwell International Corporation | Method of forming integrated circuit chip transmission line |
| JPS57194552A (en) * | 1981-05-25 | 1982-11-30 | Matsushita Electric Ind Co Ltd | Signal transmission line |
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1984
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1985
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Also Published As
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| EP0181600B1 (en) | 1991-02-20 |
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