JPH02212941A - モジュラ冗長故障許容コンピュータシステムにおいて信号を同期するための方法及び回路 - Google Patents

モジュラ冗長故障許容コンピュータシステムにおいて信号を同期するための方法及び回路

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JPH02212941A
JPH02212941A JP1322820A JP32282089A JPH02212941A JP H02212941 A JPH02212941 A JP H02212941A JP 1322820 A JP1322820 A JP 1322820A JP 32282089 A JP32282089 A JP 32282089A JP H02212941 A JPH02212941 A JP H02212941A
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signals
clock
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synchronization
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Christopher M Hall
クリストファー　マーク　ホール
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は故障許容型コンピュータシステムに関するもの
であって、更に詳細には、この様なシステムにおいて例
えばリセット信号などのような複数個の非同期デジタル
信号を同期させるための方法及び故障許容回路に関する
ものである。
従来技術 トリプルモジュラ冗長（ＴＭＲ）コンピュータシステム
は、部品又は接続上欠陥があるにも拘らず、動作を継続
すべく構成されているフォールトトリラント即ち故障許
容型コンピュータシステムである。ＴＭＲシステムにお
いて、三つ以上の同一のプロセサが同一の作業に関して
同期的に動作し、それらの出力がハードウェア又はソフ
トウェアによって比較され又は「投票」されて、出力と
して多数決解答を供給する。ＴＭＲシステムは、継続的
に各プロセサ出力をモニタし、プロセサ出力間において
不一致が発見されると、故障したプロセサをディスエイ
プルさせ且つ残りのプロセサの動作は「フェイル動作」
モードで続行することが可能である。
プロセサのうちで２個のみが動作状態を維持している場
合、そのシステムは「ベア」モードで動作していると考
えられる。ベアモードにおいて、プロセサ出力が比較さ
れ、不一致が発見されると、システムはシャットダウン
され、即ち「フェイルセーフ」即ち安全補償機能が発揮
される。「ベア」システムは、単に２個の同一のプロセ
サが同一の作業に関して同期的に動作を行ない且つそれ
らの出力が比較されて不一致が発生した場合に「フェイ
ルセーフ」システムシャットダウンを発生することを可
能とするという点において「ベア」モードで動作してい
るＴＭＲシステムに類似している。
ベア又はＴＭＲシステムにおけるプロセサの同期された
即ち型に嵌まった動作は、これらのプロセサの同期を前
提としている。システムが真に冗長である場合には、各
プロセサに対して別個のクロック信号源が設けられる。
全てのプロセサはスタートアップ即ち始動と共に初期的
に同期され、且つその後周期的に同期されて、システム
の動作期間中に発生することがある信号タイミングのず
れを補正することが可能である。他のプロセサのクロッ
クエツジと相対的な各プロセサのクロックエツジの有界
変位（「スキュー」）が与えられると、全てのプロセサ
は「同一」のクロックエツジでスタートしなければなら
ない。例えば、クロックスキューがクロック信号の全サ
イクルの約１／４である場合、１個のプロセサが他のプ
ロセサよりも３／４サイクル、１サイクル、又は１−１
／４サイクル早め又は遅めにスタートすることは認めら
れない。
クロックスキューに加えて、ＴＭＲシステムは、１個又
はそれ以上の信号入力事象の早い又は遅い到着又は非到
着の問題を処理することが可能でなければならない。遷
移事象が２個又はそれ以上のクロヅク動作回路（例えば
、エツジラッチ型り型フリップフロップ）の入力端へ供
給される場合、それらの出力端に表われる対応する事象
は時間が異なっている（信号タイミングのずれ）ことは
従来公知である。この信号タイミングのずれが１個のク
ロブク期間程度に大きくなると、サイクルスキッピング
が発生する場合がある。このことは、クロックエツジに
対する最小セットアツプ時間近くで入力が変化する場合
に特に起こり易く、且つクロック信号は有限の量だけス
キューされるか又はフリップフロップの論理遅延が多少
異なる。従って、ＴＭＲ乃至はベアシステムにおいて複
数個のクロック又は単一クロックの分散型が使用される
場合に、単一の事象であっても不一致を発生させる場合
がある。ＴＭＲ乃至はベアシステムにおける如く、複数
個の事象又は単一事象の複数個のコピーが共同されねば
ならない場合には、不一致の発生の蓋然性は一層大きい
。発生する可能性のある別の問題はフリップフロップの
準安定性である。その場合、例えば、フリップフロップ
の入力がクロックエツジに対する最小セットアツプ時間
近くで変化する場合に、フリップフロップの出力は不定
となる。更に、部品、ワイヤ又は半田接続などに故障が
あると、予定された事象が予定された箇所に予定された
時間に到達しない場合があるということも公知である。
デジタル信号を同期するある側面に関する従来のシステ
ムが知られている。例えば、米国特許第４．２３２，３
８７号ＣＣｏｔｔａｔｅｌｌｕｃｃ１）は、単一の受取
られた信号が分割され、フェーズシフトされ、且つ再結
合されて受取られた信号をデコードする場合に使用する
同期波形を派生するデータ伝送システムを開示している
。更に、米国特許第４，３０２．８３１号（Ｚｅｍａｎ
ｅｋ）は、受取られた初期同期ワードから派生された時
間間隔が信号ライン上を到達するメツセージの残部にお
ける位相変化と合致すべく調整されるデータ伝送システ
ムを開示している。フェーズ即ち位相の比較は、クロッ
ク発生器の期間を調節するか否か及びどれほど調節する
かを決定するステップとして使用されている。
更に、米国特許第４，３４８．７６２号（Ｓｈｉｕｎ　
　ｅｔ　　ａｊ７．）は、データを読取るために使用さ
れるクロックパルスを補正する回路を開示している。位
相が異なった複数個のグループのクロックパルスが発生
され、この様なグループの一つが使用されてデータを読
取り、且つこの様なグループの助けを借りてデータの読
取り誤りに応答して、正しいデータの読取りが達成され
るまでスイッチが別の一つ又はそれ以上のグループのパ
ルスを選択する。
しかしながら、上掲した各特許は、ＴＭＲ及びベアシス
テムにおいて遭遇することのある複数個の論理的信号及
び複数個のスキニーしたクロック信号の問題を取扱うも
のではない。更に、上掲した各特許は、ＴＭＲ及びベア
システムにあけるデジタル信号の故障許容発生に対する
必要性に関する解決方法を与えるものではない。
多数決投票により故障許容を達成するシステムは従来公
知である。例えば、米国特許第４，３７５．６８３号（
Ｗｅ　ｎ　ｓｌ　ｅ　）’）は、幾つかの計算装置から
データ入力を受取り且つ多数の入力と一致する出力を発
生する投票回路を持った故障許容計算システムを開示し
ている。クロック回路が、該計算装置のクロックからの
パルスをカウントし且つ多数決投票を使用して、該計算
装置のデータ出力を同期させるための単一の信号を発生
する。
しかしながら、この様なシステムは、投票回路内のデー
タを再同期する機能を有するものではなく、更に投票出
力の複数個の故障許容コピーを供給するものでもない。
更に、米国特許第４，５８３．２２４号（Ｉｓｈｉｔ　
　ｅｔ　　ａｆＩ、）は、欠陥を検知するためにエラー
検知論理と共に多数決論理を使用する故障許容冗長制御
システムを開示している。しかしながら、この特許は、
スキニーしたクロックと関連する信号の同期に関するも
のである。
米国特許第４，３３０，８２６号（Ｗｈｉｔｅｓｉｄｅ
　　ｅｔ　　ａＬ）は、故障許容マルチプルコンピュー
タシステムの各プロセサに対する同期モジュールを開示
しており、その場合、サンプリング期間が同期され、プ
ロセサからのサンプルの多数決投票が取られ、且つサン
プリング期間の終端が他のプロセサのサンプリング期間
の終端とほぼ一致するようにサンプリング期間が調整さ
れる。同期モジュールはシステム内の１個又はそれ以上
のプロセサが遅くスタートすることを許容し且つ故障検
知目的のためにシステムと同期していないプロセサを識
別することを意図しているが、複数個のプロセサの論理
信号を該プロセサのクロツク信号間のスキューの境界内
で同期させるものではない。
更に、米国特許第４．５８９，０６６号（Ｌａｒｎ　　
ｅｔ　　ａＮ、）は、複数個のプロセサシステムに対す
る故障許容同期を開示しており、その場合、多数決投票
を使用して、同期用パルスがカウンタによって定義され
る所定の時間窓内に到達するか否かを決定し、複数個の
プロセサ間の同期の表示を行なう。この同期は時間窓と
リンクされているので、それは所望するよりも精度が劣
るという欠点を有している。
米国特許第４，６４４，４９８号（Ｂｅｄａｒｄ　　ｅ
ｔ　　ａｆＩ、）は、ＴＭＲシステム用の故障許容実時
間クロックを開示している。幾つかの副回路の各々にお
ける投票マスタクロックパルスがカウントされて、実時
間クロックパルスが発生され、該実時間クロックパルス
は多数決投票が行なわれて投票実時間クロックパルスが
発生される。
米国特許第４．６８３，５７０号（Ｂｅｄａｒｄｅｔ　
　ａｌ、）は、更に、クロック回路の故障を検知し且つ
それを表示するために多数決投票論理を使用することを
開示している。複数個のプロセサのクロック信号間のス
キューの境界内に論理制御信号の相互同期を嵌め込むも
のではなく、これらの特許は、投票クロックの発生及び
投票クロック回路における故障の検知に関するものであ
る。
準安定フリッププロップ状態の可能性に関しての同期回
路も公知である。米国特許第４．４９８゜１７６号（Ｗ
ａｇｎｅｒ）は、非同期パルスノエラーのない同期を開
示しており、その場合、フリップフロップはその出力を
所定の電圧と比較して、該回路がメタステーブル即ち準
安定状態にあるか否かを決定し且つ準安定状態が存在す
る場合には一時的にその出力を禁止状態とさせる。しか
しながら、この構成は、複数個の信号の同期に関するも
のではなく、又故障許容特性を与えるものでもない。
米国特許第４．７００．３４６号（ｃｈａｎｄｒａｎ　
　ｅｔ　　ａｌ、）に開示されている別の構成において
は、真−補元信号対のスキューした前端を同期させるた
めの単一のクロックを使用している。該回路の二つの半
分部分における幾つかのＤ型フリップフロップ段は単一
のクロックで駆動され、該段の２番目のものは準安定状
態が同期器出力に到達することを防止している。この構
成は、複数個のスキューしたクロックを使用することか
ら発生する問題に対処するものではない。
上述した何れの特許も、（ａ）プロセサの・クロック信
号に対しての各論理的制御信号の同期、（ｂ）プロセサ
のクロック信号間のスキューの境界内にプロセサへ印加
されるべき論理的制御信号の相互同期、及び（ｃ）論理
的制御信号の故障許容生産を与える故障許容モジュラ冗
長システムにおいて論理的制御信号を同期するための方
法又は回路を開示するものではない。
目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、それぞれ入力信号と
関連するクロック信号間の官界スキューの限界内に複数
個の非同期の場合もあるデジタル入力信号を相互に同期
させるための装置及び方法を提供することを目的とする
。本発明の別の目的とするところは、それ自身冗長であ
り且つ故障許容性の装置及び方法を提供することである
。
構成 本発明の方法及び装置は、故障許容型モジュラ冗長コン
ピュータシステムにおいて使用する論理制御信号（例え
ば、プロセサリセット信号、クロック同期信号、外部直
接メ°モリアクセス（ＤＭＡ）要求信号、割込み信号な
ど）を同期するために使用することが可能である。
本発明は、例えばリセット信号などの複数個の非同期デ
ジタル信号を同期させるための方法及び故障許容回路を
提供している。本発明は、入力として複数個の（非同期
型の場合もある）デジタル信号を取り、互いに官界スキ
ューの同数のクロック信号を使用し、且っ官界スキュー
の限界内で相互に同期されている一組の出力信号を発生
する。
かく同期された出力信号は、例えば、ＴＭＲコンピュー
タシステムの同期操作を開始させるために使用すること
が可能である。本発明方法及び回路の故障許容特性は、
本発明回路の何れか一つのワイヤ又は部品が故障したと
しても、それらが設けられているＴＭＲシステムは、ト
リプルシステムとして又は「フェイル動作」ベアモード
の何れかで動作を続行することが可能であることを可能
とさせている。
本回路は、デジタル入力信号の各々を取扱うために回路
の「スライス」が与えられるように構成されている。Ｔ
　Ｍ　Ｒシステムにおいて、この様な３個のスライスを
設けることが可能である。各「スライス」は、４層の回
路を有しており、（１）初期同期、（２）局所的同期、
（３）比較（例えば三つのうちの二つの投Ｍ）、（４）
最終同期などのそれぞれの同期ステップを実行する。
好適実施例においては、本発明は、複数個のデジタル入
力信号を同期させるための方法及び回路を有しており、
その場合に、各入力信号はクロック信号と関連しており
、且つ該クロック信号は定義された期間を持っており且
つ互いに有光スキュー型である。各入力信号に対して、
初期同期信号が発生され、それは入力信号に対応し且つ
関連するクロック信号の第一エツジ（端ｆｌ）と同期さ
れている。各クロック信号に対して、一組の局所的同期
信号が発生され、それは初期同期信号に対応すると共に
クロック信号の第二エツジ（端部）に同期されており、
その第二エツジは定義された期間の半分だけ前記第一エ
ツジに関して位相がずれている。各組の局所的同期信号
が比較されて、比較出力信号を発生する。次いで、各比
較出力信号に対して最終同期信号が発生され、前記各最
終同期信号は該比較出力信号を発生するために使用され
た一組の局所的同期信号に同期されている同一のクロッ
ク信号の第三エツジ（端部）と同期されており、前記第
三クロックエツジは前記第一クロックエツジと同位相で
ある。従って、最終同期信号は、有光スキューの限界内
において相ｎに同期されている。
実施例 以下の説明の便宜上、ＴＭＲシステムにおいて、３ｍの
論理回路の「スライスＪが並列的に動作し、その各々が
それぞれのクロック信号ＣＩ、Ｃ２゜Ｃ３を有するもの
と仮定する。これらのクロック信号は、任意の従来の方
法で発生させることが可能であり、同一の公称周波数を
有しており、且つ公称的に同期しているが、１クロツク
サイクルの最大１／４だけ互いにスキニーする場合があ
る。
このスキューは、クロック信号の全てが単一のマスタク
ロックから発生される場合であっても、例えば伝搬遅延
、ゲート遅延変動などの多数の要因の何れかによって発
生される場合がある。
第５図乃至第１３図を参照して本発明の好適実施例につ
いて説明する前に、複数個のスキューしたクロック信号
を持ったＴＭＲシステムにおいて発生することのあるあ
る種のタイミングの困難性について第１図乃至第４図を
参照して説明する。
第１図及び第２図は、複数個のスキューしたクロック信
号を有するＴＭＲシステムにおいて信号を同期させる場
合に発生することのあるタイミング困難性を示している
。第１図に示した如く、Ｄ型エツジラッチ型フリップフ
ロップ１００が、そのＤ入力端において、デジタル信号
１１（例えば、ＴＭＲシステムの３個の全てのプロセサ
へ印加されるべきリセット信号）を受取り、ｎつそのク
ロック入力端において、スライス１クロック信号Ｃ１を
受取り、且つそのＱ出力端において、デジタル信号Ｑ１
を供給する。信号Ｑ１は、例えばフリップフロップ１０
２．１．０４，１０６などのような、ＴＭＲシステムに
おけるスライス１．２，３の各々における下流論理回路
へ供給される。スライス１フリツプフロツプ１０２は、
スライス１クロック信号Ｃ１の上昇端において信号Ｑ１
の状態変化を検知し、スライス２フリツプフロツプ１０
４はスライス２クロック信号Ｃ２の上昇端において信号
Ｑ１の状態変化を検知し、且つスライス３フリツプフロ
ツプ１０６は、スライス３クロック信号Ｃ３の上昇端に
おいて信号Ｑ１の状態変化を検知する。
第２図のタイミングの例に示した如く、フリップフロッ
プ１００が入力信号■１の状態変化１１４に続くクロッ
ク信号Ｃ１の第一前端１１２を検知する時に、信号Ｑ１
は１１０において状態を変化させる。スライス１フリツ
プフロヅブ１０２は、スライス１クロック信号Ｃ１の上
昇端１１８に応答してサンプル点１１６において信号Ｑ
１の状態変化１１０を検知する。サンプル点１１６及び
以下に説明するその他のサンプル点は、信号Ｃ１゜Ｃ２
，Ｃ３，ＩＩ、Ｑｌに関連するタイミングで示しである
。
第２図に示した如く、スライス３クロック信号Ｃ３は、
スライス１クロック信号Ｃ１に関して多少前進している
。スライス３フリツプフロツプ１０６は、スライス３ク
ロック信号Ｃ１の上昇端１２２に応答して、サンプル点
１２０において信号Ｑ１の状態変化１１０を検知する。
クロック信号Ｃ３の上昇端１２２とクロック信号Ｃ１の
上昇端１１８との間の時間差は、第２図に示した時間間
隔の期間中のスライス１及びスライス３クロック信号の
間のスキューを表わしている。しかしながら、クロック
信号Ｃ２は、クロック信号Ｃ１に関して多少遅れており
、従って信号Ｑ１を受取るスライス２フリツプフロツプ
１０４は、上昇端１２８が信号Ｑ１の状態変化１１０に
対してどれほど近いかということ及びフリップフロップ
１０４によって必要とされるセットアツプ時間に依存し
て、クロック信号Ｃ２のそれぞれの上昇端１２８又は１
３０に応答してサンプル点１２４又は１２６の何れかに
おいて信号Ｑ１の状態変化］１０を検知することが可能
である。
同様に、信号Ｑ１は、フリップフロップ１００が信号■
１の状態変化１３６に続くクロック信号Ｃ１の第一前端
１３４を検知すると、１３２において状態を変化させる
。スライス１フリツプフロツプ１０２は、スライス１ク
ロック信号Ｃ１の上昇端１４０に応答してサンプル点１
３８において信号Ｑ１の状態変化１３２を検知する。ス
ライス３フリツプフロツプ１０６は、スライス３クロッ
ク信号Ｃ３の上昇端１４４に応答してサンプル点１４２
において信号Ｑ１の状態変化１３２を検知する。クロッ
ク信号Ｃ３の上昇端１４４とクロック信号Ｃ１の上昇端
１４０との間の時間差は、それぞれのスライス１及びス
ライス３クロック信号Ｃ１及びＣ３の間のスキニー内で
ある。しかしながら、信号Ｑ１を受取るスライス２フリ
ツプフロツプ１０４は、上昇端１５０が信号Ｑ１の状態
変化１３２に対してどれほど時間的に近いかということ
及びフリップフロップ１０４によって必要とされるセッ
トアツプ時間に依存して、クロック信号Ｃ２のそれぞれ
の上昇端１５０又は１５２に応答してサンプル点１４６
又は１４８の何れかにおいて信号Ｑ１の状態変化１３２
を検知することが可能である。
この様な不明確性の結果として、スライス２フリツプフ
ロツプ１０４において信号セットアツプ侵害が発生する
場合があり、その出力が不正確乃至は準安定状態を取る
こととなる。従って、スライス２はスライス１及び３と
の緊密な動作を喪失し、スライス２が故障したものとし
てＴＭＲシステムによって解釈される場合がある。更に
、ＴＭＲシステムの三つの全てのスライスは信号■１及
びＱｌを担持する単一のワイヤに依存しているので、単
一ワイヤが故障するとシステム全体の故障となる。
第３図及び第４図は、複数個のスキニーしたクロックを
有するＴＭＲシステムにおいて多数決投票を使用する場
合に発生することのあるタイミング困難性を示している
。第３図に示した如く、３個の従来の多数決投票回路１
５０，１５２，１５４の各々は、ＴＭＲシステムのスラ
イス１，２１３とそれぞれ関連する入力信号１１，１２
．１３を受取るべく結合されている。投票回路１５０゜
１５２．１５４の各々は、その出力端において、フリッ
プフロップ１５６，１５８，１６０のそれぞれの一つの
Ｄ入力端への、投票回路入力信号の多数決投票を表わす
投票出力信号Ｖｌ、　　Ｖ２．　Ｖ３のそれぞれの一つ
を供給する。スライス１フリツプフロツプ１５６は、ス
ライス１クロック信号Ｃ１の上昇端において投票信号Ｖ
１の状態変化を検知し、スライス２フリツプ７０ツブ１
５８はスライス２クロック信号Ｃ２の上昇端において投
票信号ｖ２の状態変化を検知し、且つスライス３フリツ
プフロツプ１６０は、スライス３クロック信号Ｃ３の上
昇端において投票信号ｖ３の状態変化を検知する。投票
回路１５０，１５２，１５４によって実施される投票は
、非同期的論理演算であり、且つ投票論理に関連する遅
延パラメータ以外、システムタイミングに何ら関連性を
有するものではない。それは、それ自身、同期した出力
を供給するものではない。
第４図に示した如く、クロック信号Ｃ１，Ｃ２゜Ｃ３は
、互いにスキューされており、スライス２クロック信号
Ｃ２はスライス１クロック信号Ｃ１に関して多少遅延し
ており、且つスライス３クロック信号Ｃ３はスライス１
クロック信号Ｃ１に関して多少前進している。第４図は
、更に、入力信号１１．１２．Ｉ３の各々が、そのスラ
イスのためにクロック信号の上昇端に直ぐ続いて状態を
変化することを示している。従って、入力信号ＩＩ。
Ｉ２．Ｉ３の状態変化は、それぞれのクロック信号間の
スキュー内である。投票回路１５０．１５２．１５４へ
の入力信号は同一であるので、投票出力信号Ｖｌ、Ｖ２
．Ｖ３の各々は、同時に、即ち３個の入力信号１１．！
２．１３のうちの２個が状態を変化した時に、状態を変
化する。第４図の例においては、投票出力信号Ｖ１．．
　Ｖ２．　Ｖ３の全ては、入力信号１１が１６２におい
て「高」から「低」論理レベルへ変化する場合に「高」
から「低」論理レベルへ変化する。なぜならば、１６４
における入力信号Ｉ３の状態変化は１６２における入力
信号１１の状態変化及び１６６における入力信号Ｉ２の
状態変化に先行しており、且つ１６２における入力信号
１１の状態変化は１６６における入力信号■２の状態変
化に先行しているからである。投票出力信号Ｖ］、、Ｖ
２．Ｖ３は、状態を変化させる場合に、安定するのにあ
る時間かかることを示している。
スライス１（フリップフロップ１５６）における下流論
理は、スライス１クロック信号Ｃ１の上昇端１７２に応
答して、サンプル点１６８における投票回路出力信号ｖ
１の状態変化を検知する。
スライス３（フリップフロップ１６０）における下流論
理は、クロック信号Ｃ３の上昇端１７４に応答してサン
プル点１７２における投票出力信号Ｖ３の状態変化を検
知する。しかしながら、スライス２（フリップフロップ
１５８）における下流論理は、上昇端１８２が投票信号
Ｖ２の状態変化１７６に対して時間的にどれほど近いか
ということ及びスライス２フリツプフロツプ１５８によ
って必要とされるセットアツプ時間に依存して、スライ
ス２クロック信号Ｃ２のそれぞれの上昇端１８２及び１
８４に応答して、サンプル点】７８又は１８０の何れか
において投票信号ｖ２における状態変化１７６を検知す
ることが可能である。
同様に、１８８における入力信号１３の状態変化は１８
６における入力信号１１の状態変化と１９０における入
力信号Ｉ２の状態変化に先行しており且つ１８６におけ
る入力信号１１の状態変化は１９０における入力信号１
２の状態変化に先行しているので、入力信号１１が１８
６において「低」から「高」論理レベルへ変化する場合
に、投票出力信号Ｖｌ、Ｖ２．Ｖ３の全ては「低」から
「高」論理レベルへ変化する。スライス１フリツプフロ
ツプ１５６は、スライス１クロヴク信号Ｃ１の上昇端１
９４に応答して、サンプル点１９２において投票出力信
号Ｖ】の状態変化を検知する。スライス３フリツププロ
ツプ１６０は、クロック信号Ｃ３の上昇端１９８に応答
して、サンプル点１９６において投票出力信号Ｖ３の状
態変化を検知する。しかしながら、スライス２フリツプ
フロ・ノブ１５８は、上昇端２０６が投票出力信号ｖ２
の状態変化２００に対して時間的にどれほど近いかとい
うこと及びスライス２フリツプフロツプ１５８によって
必要とされるセットアツプ時間に依存して、スライス２
クロック信号Ｃ２のそれぞれの上昇端２０６及び２０８
に応答して、サンプル点２０２又は２０４の何れかにお
いて投票出力信号ｖ２における状態変化２００を検知す
ることが可能である。
この様な不明確性の結果として、スライス２フリツプフ
ロツプ１５８の出力は不正確又は準安定な出力状態を取
る場合がある。従って、スライス２はスライス１及び３
との厳密動作を喪失し、且つＴＭＲシステムがスライス
２は故障したものと推定する場合がある。注意すべきこ
とであるが、第４図のタイミングの例はたとえ３個の入
力信号１１、．１２．１３の全てが論理的には正しく且
つそれらのそれぞれの関連するクロック信号Ｃ１゜Ｃ２
，Ｃ３に対して正確に同期されている場合であっても、
スライス２が故障したと解釈する場合がある。入力信号
１１又はＩ３の一方が到着しなかったり又は不正確なも
のである場合、その結果はシステム全体の故障となる場
合がある。なぜならば、フェイル動作モードにおいて継
続するベア動作に対し同期されている二つのスライスが
存在すると考えられないからである。
この様なタイミングにおける困難性を解消した本発明の
第一好適実施例について第５図及び第６図を参照して説
明する。第５図のブロック図に示した如く、本発明に基
づく回路の第一好適実施例は、３個の回路の「スライス
」　（上から下へ、スライス１．スライス２．スライス
３）を有しており、その各々は人力リセット信号リセッ
ト１．リセツト２．リセット３及びそれぞれの関連する
クロック信号ＢＣＬＫＩ、ＢＣＬＫ２．ＢＣＬＫ３のそ
れぞれの一つを受取る。回路の各「スライス」は、４個
の「層」の回路（左側から右側へかけて）を有しており
、それは、それぞれ、（１）初期同期、（２）局所的同
期、（３）例えば三つのうちの二つの投票などのような
比較、（４）最終同期をそれぞれ実行する。第５図の回
路は、その出力端において、第６図に関して以下に説明
する如く、３個の相互に同期された故障許容リセット出
力信号（ＦＴリセット１．ＦＴリセット２．ＦＴリセッ
ト３）を供給する。
入力リセット信号リセット１．リセツト２．リセット３
及びクロック信号ＢＣＬＫＩ、ＢＣＬＫ２、ＢＣＬＫ３
は、例えばトリプルモジュラ冗長故障許容型コンピュー
タシステムのそれぞれのモジュールによ７て供給するこ
とが可能である。入力リセット１．リセツト２．リセツ
ト３は、互いに非同期の場合があり、且つクロック信号
ＢＣＬＫｌ、ＢＣＬＫ２．ＢＣＬＫ３は互いに有光スキ
ュー型である。この有光スキューは、例えば、ｌ／４ク
ロツクサイクルを超えるものではないと仮定される。リ
セット出力信号ＦＴリセット１．　　ＦＴリセット２．
ＦＴリセット３は、例えば、ＴＭＲコンピュータシステ
ムのプロセサモジュールの厳密な同期操作を開始させる
ために使用することが可能である。第５図及び第６図の
回路は、その回路の何れか一つのワイヤ又は要素が故障
すると、出カリセット信号ＦＴリセット１．ＦＴリセッ
ト２、ＦＴリセット３の二つ又は三つが尚且つ発生され
、コンピュータシステムの同期動作を継続して行なうこ
とを可能とするように、故障許容型に構成されている。
第５図の初期同期レイヤ（層）は、それぞれ、スライス
１．　２．　３の回路３００，３０２．３０４を有して
いる。初期同期レイヤは、生のく非同期）リセット入力
信号リセット１．リセット２゜リセット３を、それぞれ
関連するスライス１、スライス２．スライス３クロック
信号ＢＣＬＫＩ。
ＢＣＬＫ２．ＢＣＬＫ３の上昇端へ同期させて、それぞ
れのスライス１．スライス２．スライス３初期同期信号
ＩＳＩ、ＩＳ２．ＩＳ３を発生させる。
局所的同期レイヤ（層）は、それぞれ、スライス１．．
２．３の回路３１０，３１２．３１４を有している。局
所的同期回路３１０，３１２，３１４の各々は、三つの
初期同期信号１８１，１５２゜ＩＳ３の全て及びクロッ
ク信号ＢＣＬＫＩ、ＢＣＬＫ２又はＢＣＬＫ３のそれぞ
れの一つを受取り、且つ一組の局所的同期信号を発生す
る。スライス１局所酌量期レイヤ３００は、スライス１
クロック信号ＢＣＬＫＩの下降端に同期されている一組
の局所的同期信号ＬＳ１ａ、ＬＳ１ｂ、ＬＳｌｃを発生
し、スライス２局所酌量期レイヤはスライス２クロック
信号ＢＣＬＫ２の下降端に同期している一組の局所的同
期信号ＬＳ２ａ、ＬＳ２ｂ。
ＬＳ２ｃを発生し、且つスライス３局所酌量期レイヤは
、スライス３クロック信号ＢＣＬＫ３の下降端に同期し
ている一組の局所的同期信号ＬＳ３ａ、ＬＳ３ｂ、ＬＳ
３ｃを発生する。
第５図の回路の比較レイヤ（層）は、各スライスに対し
て、それぞれの比較回路３２０，３２２又は３２４を有
している。ＴＭＲシステムにおいて、比較回路３２０，
３２２，３２４の各々は、２対３（即ち、三つのうちの
二つ）多数決投票回路とすることが可能である。与えら
れたスライスに対してのこの比較回路は、そのスライス
に対しての局所的同期信号を受取り且つそのスライスに
対しての局所的同期信号の論理状態の多数決投票を表わ
すそれぞれの投票出力信号を供給する。第５図に示した
如く、スライス１局所酌量期信号ＬＳｌａ、ＬＳｌｂ、
ＬＳｌｃは、スライス１比較回路３２０へ供給され、そ
れはスライス１投票出力信号Ｖｌｌを供給する。スライ
ス２局所酌量期信号ＬＳ２ａ、ＬＳ２ｂ、ＬＳ２ｃはス
ライス２比較回路３２２へ供給され、それはスライス２
投票出力信号Ｖ１２を供給する。スライス３局所酌量期
信号ＬＳ３ａ、ＬＳ３ｂ、ＬＳ３ｃはスライス３比較回
路３２４へ供給され、それはスライス３投票出力信号Ｖ
１３を発生する。
各スライスの最終回期レイヤ（層）は、そのスライスに
対する投票出力信号を受取り且つそれをそのスライスに
対するそれぞれのクロック信号の上昇端に対して同期さ
せ最終出力信号を発生する。
従って、スライス１最終同期回路３３０は、スライス１
投票出力信号ｖ１１を受取り且つそれをスライス１クロ
クク信号ＢＣＬＫＩの上昇端に対して同期させてスライ
ス１最終出力信号ＦＴリセット１を発生する。スライス
２最終同期回路３３２はスライス２投票出力信号Ｖ　１
．２を受取り且つそれをスライス２クロック信号ＢＣＬ
Ｋ２の上昇端に対して同期させてスライス２最終出力信
号ＦＴリセット２を発生する。スライス３最終同期回路
３３４はスライス３投票出力信号Ｖ１３を受取り且つそ
れをスライス３クロック信号ＢＣＬＫ３の上昇端に対し
て同期させてスライス３最終出力信号ＦＴリセット３を
発生する。
第５図の好適回路を第６図を参照して更に詳細に説明す
る。第６図に示した如く、スライス１の初期同期レイヤ
３００は、ラッチ４０２を有しており、それはそのＤ入
力端において入力信号リセット１を受取り且つそのクロ
ック入力端において関連するスライス１クロヅク信号Ｂ
ＣＬＫＩを受取り、且つスライス１クロック信号ＢＣＬ
ＫＩの上昇端に応答してそのＱ出力端において初期同期
信号ＩＳＩを供給する。ラッチ４０２及びその他の以下
に説明するラッチは、好適には、例えばナショナルセミ
コンダクタコーポレーションから入手可能なりＭ５４Ａ
５８７４タイプのＤ型エツジトリガ型フリップフロップ
とすることが可能である。
同様に、スライス２の初期同期レイヤはラッチ４０４を
有しており、それはそのＤ入力端において入力信号リセ
ット２を受取り且つそのクロック入力端において関連す
るクロック信号ＢＣＬＫ２を受取り、且つそのＱ出力端
において初期同期信号ＩＳ２を供給する。スライス３の
初期同期レイヤはラッチ４０６を有しており、それはそ
のＤ入力端において入力信号リセット３を受取り且つそ
のクロック入力端において関連するクロック信号ＢＣＬ
Ｋ３を受取り、且つそのＱ出力端において初期同期信号
ＩＳ３を供給する。
生のリセット入力信号リセット１．リセット２゜リセッ
ト３を事前にデバウンス（跳ね上がり除去）を行なうこ
とが仮定される。この場合に、例えばヒステリシス型シ
ュミットトリガの入力端におけるＲＣ時定数又はセット
／リセットラッチに結合されているメーク前ブレークス
イッチなどのような従来のスイッチ信号デバウンス（跳
ね上がり除去）技術を使用する。各リセット入力信号が
一つの時刻においてのみサンプルされ、その際に直接的
なタイミングのずれを回避することを確保するために、
リセット入力信号リセット１．リセット２、リセット３
の各々の論理レベルは、それぞれの関連するクロック信
号ＢＣＬＫＩ、ＢＣＬＫ２又はＢＣＬＫ３の上昇端に応
答してラッチされて、それぞれ、初期同期信号ＩＳＩ、
ＩＳ２．ＴＳ３を発生する。
初期同期信号１３１．ＩＳ２．ＩＳ３は、三つの全ての
スライスの局所的同期レイヤ（層）へ供給される。スラ
イス１の局所的同期レイヤ３１０は、一組の３（１１の
ラッチ４１０，４１２，４１４を有している。信号１８
１はラッチ４１０のＤ入力端へ供給され、信号ＩＳ２は
ラッチ４１２のＤ入力端へ供給され、且つ信号ＩＳ３は
ラッチ４１４のＤ入力端へ供給される。スライス１クロ
ック信号ＢＣＬＫＩはラッチ４１０．４１．．２，４１
４の低アクティブ入力端へ供給される。同様に、スライ
ス２の局所的同期レイヤ３１２は、ラッチ４１６．４１
８，４２０を有しており、そのそれぞれのＤ入力端は信
号ＩＳＩ、ＩＳ２．ＩＳ３を受取り、且つその低アクテ
ィブクロック入力端はスライス２クロック信号ＢＣＬＫ
２を受取る。スライス３の局所的同期レイヤ３１４はラ
ッチ４２２゜４２４．４２６を有しており、そのそれぞ
れのＤ入力端は信号ＩＳＩ、ＩＳ２．ＩＳ３を受取り且
つその低アクティブクロック入力端はスライス３クロッ
ク信号ＢＣＬＫ３を受取る。
クロック信号ＢＣＬＫ１．．ＢＣＬＫ２．ＢＣＬＫ３は
局所的同期レイヤの低アクティブクロック入力端へ供給
されるので、各スライスの局所的同期出力信号はそのス
ライスに対するクロック信号の下降端に対して同期され
る。即ち、ラッチ４１０のＱ出力端に供給される局所的
同期信号ＬＳＩａは、初期同期信号１５１に対応してい
るが、スライス１クロヅク信号ＢＣＬＫＩの下降端に対
して同期されている。ラッチ４１２のＱ出力端に供給さ
れる信号ＬＳ１ｂは、信号ＩＳ２に対応しているが、ク
ロック信号ＢＣＬＫＩの下降端に同期しており、且つラ
ッチ４１４のＱ出力端に供給される信号ＬＳ１ｃは信号
ＩＳ３に対応しており、クロック信号ＢＣＬＫｉの下降
端に同期している。
同様に、それぞれのラッチ４１６，４１８．４２０から
のスライス２局所酌量期信号Ｌ５２ａ、ＬＳ２ｂ、ＬＳ
２ｅは、それぞれ初期同期信号Ｉｓ１、、ＩＳ２．ＩＳ
３に対応しており、且つスライス２クロック信号ＢＣＬ
Ｋ２の下降端に対して同期している。それぞれのラッチ
４２２゜４２４゜４２６からのスライス３局所酌量期信
号ＬＳ３ａ。
ＬＳ３ｂ、ＬＳ３ｃは、それぞれ、初期同期信号ＩＳＩ
、ＩＳ２．ＩＳ３に対応しており、且つスライス３クロ
ック信号ＢＣＬＫ３の下降端に対して同期されている。
第５図及び第６図の各スライスの比較レイヤ（層）は、
従来の２対３多数決投票回路を有しており、それは従来
公知のものとすることが可能である。第６図に示した如
く、スライス１比較レイヤ３２０は２対３多数決投票回
路４３０を有しており、スライス２比較レイヤ３２２は
２対３多数決投票回路４３２を有しており、且つスライ
ス３比較レイヤ３２４は２対３多数決投票回路４３４を
有している。スライス１投票回路４３０は、そのそれぞ
れの入力端において、信号Ｌ８１ａ、ＬＳｌｂ、ＬＳ１
ｅを受取り、且つ多数決投票出力信号Ｖｌｌをスライス
１の最終同期レイヤ３３０へ供給する。スライス２投票
回路４３２は、そのそれぞれの入力端において、信号Ｌ
Ｓ２ａ、ＬＳ２ｂ、ＬＳ２Ｃを受取り、且つ多数決投票
出力信号Ｖ１２をスライス２の最終回期レイヤ３３２へ
供給する。スライス３投票回路４３４は、そのそれぞれ
の入力端において、信号ＬＳ３ａ、ＬＳ３ｂ、ＬＳ３ｃ
を受取り、且つ多数決投票出力信号Ｖ１３をスライス３
の最終同期レイヤへ供給する。
各スライスの最終回期レイヤは、そのスライスの投票出
力信号をそのスライスに対するクロック信号の上昇端に
対して同期させるべく機能する。
第６図に示した如く、スライス１最終同期レイヤ３３０
はラッチ４４０を有しており、スライス２最終同期レイ
ヤ３３２はラッチ４４２を有しており、且つスライス３
最終同期レイヤ３３４はラッチ４４４を有している。レ
イヤ４４０は、そのＤ入力端においてスライス１投票出
力信号ｖ１１を受取り、且つそのクロック入力端におい
てスライス１クロック信号ＢＣＬＫＩを受取り、且つそ
のＱ出力端において最終同期出力ＦＴリセット１を供給
し、それはスライス１クロック信号ＢＣＬＫ１の上昇端
に同期されている。ラッチ４４２はそのＤ入力端におい
てスライス２投票出力信号ｖ１２を受取り且つそのクロ
ック入力端においてスライス２クロック信号ＢＣＬＫ２
を受取り、且つそのＱ出力端において最終同期出力ＦＴ
リセット２を供給し、それはスライス２クロック信号Ｂ
ＣＬＫ２の上昇端に同期されている。ラッチ４４４は、
そのＤ入力端において、スライス３投票出力信号Ｖ１３
を受取り、且つそのクロック入力端においてスライス３
クロック信号ＢＣＬＫ３を受取り、且つそのＱ出力端に
おいて、最終同期出力ＦＴリセット３を供給し、それは
スライス３クロック信号ＢＣＬＫ３の上昇端に同期され
ている。
投票回路４３０，４３２，４３４は、任意の適宜の形態
とすることが可能であり、例えばその例としては第７図
に示した形態とすることが可能である。第７図において
、三つの入力信号のうちの二つ（例えば、第５図及び第
６図のＬＳｌａ及びＬＳｌｂ）が、ＡＮＤゲート４５０
の入力端へ供給され、三つの入力信号のうちの二つ（例
えば、ＬＳｌａ及びＬＳ　１　ｃ）がＡＮＤゲート４５
２の入力端へ供給され、且つ三つの入力信号のうちの二
つ（例えば、ＬＳｌｂ及びＬＳ　１　ｃ）がＡＮＤゲー
ト４５４の入力端へ供給される。ＡＮＤゲート４５０，
４５２，４５４の出力は、３人力ＯＲゲート４５６のそ
れぞれの入力端へ供給され、該ゲート４５６は第５図の
投票出力信号（例えば、ｖｌｌ）を供給する。当業者に
明らかな如く、２対３多数決投票回路は、その他の適宜
に接続された論理要素から構成することも可能であり、
例えば３個の２人力ＮＡＮＤゲート及び３人力ＮＡＮＤ
ゲート、３個の２人力ＯＲゲート及び３人力ＡＮＤゲー
ト、又は３個の２人力ＮＯＲゲート及び３人力ＮＯＲゲ
ートを使用することが可能である。
注意すべきことであるが、第５図及び第６図に示した回
路は、「ポジティブ」（「真」）論理を使用しており、
その場合、入力信号及び出力信号は、論理「高」状態に
ある場合にアクティブであると考えられる。「ネガティ
ブ」論理を使用する本発明の別の好適実施例を第８図に
示しである。
その場合、それぞれのスライス１，２．３入力信号Ｎｌ
ｌ、ＮＩ２．ＮＩ３及び出力信号ＮＦＳＩ。
ＮＦＳ２．ＮＦＳ３は、論理「低」状態にある場合にア
クティブであると考えられる。これらの入力信号の各々
は、ＴＭＲ故陣許容システムのそれぞれのスライスにお
けるその他の回路から得られる。これらの入力信号ＮＩ
Ｌ、ＮＩ２．ＮＩ３は、スライス１．．２．３クロック
信号ＣＬ、、ＣＬ２゜ＣＬ３と関連している。入力信号
Ｎｉｌ、ＮＸ２゜Ｎ１３は、リセット信号、クロック同
期信号、外部ＤＭＡ　（直接メモリアクセス）要求、割
込み信号などとすることが可能である。
第８図の回路は、それが、３個の回路のスライス（上か
ら下にかけて、スライス１．２．３）を有しＣおり、そ
の各々が四つの回路のレイヤ、即ち、（１）初期同期、
（２）局所的同期、（３）比較、（４）最終同期を実行
するという点において、第５図及び第６図のものと類似
している。スライス１の初期同期レイヤは、ラッチ５０
０を有しており、スライス２の初期同期レイヤはう・ツ
チ５０２を有しており、且つスライス３の初期同期レイ
ヤはラッチ５０４を有している。スライス１の局所的同
期レイヤは、一組の３個のラッチ５１０．５１２，５１
４を有しており、スライス２の局所的同期レイヤは、一
組の３個のラッチ５１６゜５１８．５２０を有しており
、且つスライス３の局所的同期レイヤは、一組の３個の
ラッチ５２２．５２４．５２６を有している。第８図の
回路のスライス１，２．３の各々の比較レイヤは、多数
決投票回路５３２，５３４，５３６のそれぞれの一つを
有している。スライス１．２．３の各々の最終回期レイ
ヤは、ラッチ５４０，５４２．５４４のそれぞれの一つ
を有している。
第８図に示した如く、低アクティブ入力信号ＮＩＩ、Ｎ
Ｉ２．Ｎ１３がラッチ５００，５０２゜５０４のそれぞ
れのＤ入力端へ供給される。クロック信号ＣＬＩ、ＣＬ
２．ＣＬ３がラッチ５００゜５０２．５０４のそれぞれ
のクロック入力端へ供給される。ラッチ５００，５０２
，５０４からの初期同期出力信号ＩＳＩ、ＩＳ２．ＸＳ
３の各々は、各スライスの局所的同期レイヤにおけるそ
れぞれのラッチのＤ入力端へ供給される。即ち、スライ
ス１初期同期信号ＩＳＩはラッチ５１０，５１６，５２
２へ供給され、スライス２初期同期信号ＩＳ２はラッチ
５１．２．５１．８．５２４へ供給され、ｎつスライス
３初期同期信号ＩＳ３はラッチ５１４，５２０．５２６
へ供給される。各スライスにおいて、そのスライスに対
するクロック信号は反転され且つそのスライスに対して
の初期同期ラッチの全てのクロック入力端へ供給され、
スライス１クロック信号ＣＬＩはその入力端を共通接続
したＮＡＮＤゲート５５０において反転されｎつスライ
ス１局所酌量期ランチ５１０，５１２゜５１４のクロッ
ク入力端へ供給され、スライス２クロック信号ＣＬ２は
その入力端を共通接続したＮＡＮＤゲート５５２におい
て反転され且つスライス２局所均量期ラッチ５］、６，
５１８．５２０のクロック入力端へ供給され、且つスラ
イス３クロック信号ＣＬ３はその入力端を共通接続した
ＮＡＮＤゲート５５４において反転され且つスライス３
局所均量期ラッチ５２２，５２４，５２６のクロック入
力端へ供給される。ＮＡＮＤゲート５５０．５５２，５
５４の各々はインバータによ、って置換することが可能
である。
スライス１局所同期出力信号ＬＳ１１．ＬＳ１２、Ｌ　
Ｓ　１．３は、スライス１投票回路５３２の入１［へ供
給される。スライス２局所均量期出力信号ＬＳ２１．Ｌ
Ｓ２２．ＬＳ２３はスライス２投票回路５３４の入力端
へ供給される。スライス３局所均量期出力信号ＬＳ３１
．ＬＳ３２．ＬＳ３３はスライス３投票回路５３６の入
力端へ供給される。各スライスにおいて、多数決投票器
の出力はＤ入力端へ供給され、且つスライスのクロック
は最終同期ラッチのクロック入力端へ供給され、スライ
ス１投票出力信号Ｖ２１及びスライス１クロック信号Ｃ
ＬＩは最終同期ラッチ５４０へ供給され、スライス２投
票出力信号Ｖ２２及びスライス２クロック信号ＣＬ２は
最終同期ラッチ５４２へ供給され、且つスライス３投票
出力信号ｖ２３及びスライス３クロック信号ＣＬ３は最
終同期ラッチ５４４へ供給される。スライス１最終同期
ラッチ５４Ｏは、その出力端において、低アクティブ出
力信号ＮＦＳＩを供給し、スライス２最終同期ラッチ５
４２はその出力端において低アクティブ出力信号ＮＦＳ
２を供給し、且つスライス３最終同期ラッチ５４４は、
その出力端において、低アクティブ出力信号ＮＦＳ３を
供給する。
第８図の回路は、更に、該回路によって実行される信号
の同期をＴＭＲシステムの［シングルスレッドＪ動作即
ち連続的動作を行なうためにバイパスすることを可能と
するオーバーライド特徴を有している。シングルスレッ
ド動作は、「シングルレーン」動作としても知られてお
り、それは特定のスライスに関するテストを実施するた
め又は他のスライスが故障した場合に良好なものとして
知られているスライスの一時的な継続動作（冗長性なし
）を行なうためにＴＭＲシステムの単一のスライスを動
作させるために使用される。
シングルスレッド動作を実施する場合、低アクティブ信
号ＮＳＴを局所的同期ラッチ５１０，５１２．５１４，
５１６，５１８，５２０，５２２゜５２４．５２６の低
アクティブクリア（ｃＬＲ）入力端へ供給する。、＝の
ＮＳＴ信号は、ＮＡＮＤゲート５６０□　５６２．５６
４において反転され、且つＮＡＮＤゲート５７０，５７
２，５７４の各々の一つの入力端へ供給される。ＮＡＮ
Ｄゲート５７０．５７２．５７４の各々の残りの入力端
は、入力信号Ｎｌｌ、ＮＩ２又はＮ１３のそれぞれの一
つを受取るべく結合されている。ＮＡＮＤゲート５７０
，５７２，５７４からの出力信号は、それぞれ、投票回
路５３２，５３４，５３６の各々の最終段における４人
力ＮＡＮＤゲートの４番目の入力端へ供給される。
信号ＮＳＴが非アクティ′ブである「高」状態にあると
、第８図の回路は、それぞれのスライス１２．３出力信
号ＮＦＳＩ、ＮＦＳ２．ＮＦＳ３を供給し、それらは相
互に同期されており（クロック信号ＣＬＩ、ＣＬ２．Ｃ
Ｌ３の間のスキューの限界内において）Ｈつ、更に詳細
に後述する如く、それぞれのスライス１．２，３クロッ
ク信号ＣＬ１、Ｃｌ３．Ｃｌ３に対して同期されている
。信号ＮＳＴが「低」アクティブ状態にあると、入力信
号Ｎ１１．ＮＩ２．ＮＩ３は、それぞれのＮＡＮＤゲー
ト５７０，５７２，５７４を介してそれぞれの投票回路
５３２．５３４，５３６を介してゲート動作され、従っ
て最終同期出力ＮＦＳＩ。
ＮＦＳ２．ＮＦＳ３は、単に、それぞれの入力ＮＩ１．
．ＮＩ２．ＮＩ３に従属する。このために、それぞれの
投票回路５３２，５３４，５３６の最終ＮＡＮＤゲート
５８０，５８２，５８４は４人力ＮＡＮＤゲートである
。
第８図の回路は、好適には、例えばＤＭ５４Ａ８８７４
タイプなどのデュアル４ビツトＤタイプエツジトリガ型
フリツプフロツプ、例えばＤ　Ｍ　５４Ａ３８０４Ｂタ
イプなどのようなＥｅｘ２人力ＮＡＮＤドライバ、及び
例えばＤＭ５４ＡＳ２Ｏタイプなどのようなデュアル４
人力ＮＡＮＤゲートを使用して構成することが可能であ
り、これら全ての部品はナショナルセミコンダクタコー
ポレーションから市販されている。ランチ５００，５０
２．５０４，５４０，５４２，５４４の低アクティブク
リア入力端（不図示）は、「高」論理状態（不図示）に
保持され、従ってそれらのそれぞれのＱ出力端における
出力信号は、更に詳細に後述する如く、それらのそれぞ
れのＤ入力端へ印加される信号を追従する。
通常の非シングルスレッド状態のモードにある第８図の
回路の動作を、第９図乃至第１２図に示した種々の信号
タイミングの例を参照して説明する。この場合、クロッ
ク信号ＣＬＩ、ＣＬ２．ＣＬ３は同一の周波数でありＨ
つ位相がコヒーラントであるが、たかだか１／４クロツ
クサイクルだけ互いにスキューする場合がある。第９図
の例において、低アクティブ入力信号Ｎ１１．．ＮＩ２
゜ＮＩ３が、それらのそねぞれのクロック信号ＣＬ１、
ＣＬ２．ＣＬ３に対してのタイミング関係で示しである
。初期同期、局所的同期及び投票段の出力信号が示され
ている。初期同期出力ＩＳＩ。
ＩＳ２．ＩＳ３の各々は、関連する入力信号Ｎ１１、、
ＮＩ２又はＮＩ３の状＠変化に続く関連するクロック信
号の第一上昇クロック端の到着によって状態を変化させ
る。例えば、スライス１初期同期信号ＩＳＩは、スライ
ス１入力信号Ｎｌｌの状態変化６０４に続くスライス１
クロック信号ＣＬ１の上昇端６０２に応答して、６００
において状態を変化させる。
本回路の局所的同期レイヤへ供給されるクロック信ｑは
ＮＡＮＤゲート５５０，５５２．５５４において反転さ
れるので、各スライスの局所同期出力信号は、そのスラ
イスに対するクロック信号の次の下降端で状態を変化さ
せる。例えば、スライス１局所均量期信号ＬＳ１．１−
ＬＳ１３は、それぞれの初期同期信号ｌ５ＩＩ−ＩＳ１
３の状態変化６００，６１４，６Ｉ６に続くスライス１
りａツク信号ＣＬＩの次の下降端６】２で、それぞれ、
６０６，６０８，６１０において状態を変化させる。同
様に、スライス２局所均量期信号ＬＳ２１〜ＬＳ２３は
、スライス２クロック信号ＣＬ２の下降端６２４で、そ
れぞれ、６１８，６２０゜６２２において状態を変化さ
せ、且つスライス３局所均量期信号ＬＳ３１−ＬＳ３３
は、スライス３クロック信号ＣＬ３の下降端６３２で６
２６゜６２８．６３０において状態を変化させる。
それぞれのスライス１．．２．３投票回路出力信号Ｖ２
１．．Ｖ２２．Ｖ２３は、安定すルノニある時間を必要
とする如く示されている。投票回路出力信号Ｖ２１．Ｖ
２２．Ｖ２３の各々は、そのスライスに対する局所的同
期信号の多数決投票を表わしている。
最終同期信号ＮＦＳ１．．ＮＦＳ２．ＮＦＳ３の各々は
、それぞれの投票出力信号Ｖ２１．Ｖ２２゜Ｖ２３の状
態変化に続くそれぞれのクロック信号ＣＬ１．ＣＬ２又
はＣＬ３の第一上昇端において状態を変化させる。例え
ば、スライス１最終同期出力信号ＮＦＳ］は、スライス
１投票信号Ｖ２１の状態変化６４４に続くスライス１ク
ロック信号ＣＬ１の上昇端６４２に応答して６４０にお
いて状態を変化させ、スライス２最終同期出力信号ＮＦ
Ｓ２は、スライス２投票信号Ｖ２２の状態変化６５０に
続くスライス２クロック信号ＣＬ２の上昇端６４８に応
答して６４６において状態を変化させ、かつスライス３
最終同期出力信号ＮＦＳ３は、スライス３投票信号Ｖ２
３の状態変化６５６に続くスライス３クロック信号ＣＬ
３の上昇端６５４に応答して６５２において状態を変化
させる。
その結果得られる最終同期出力信号ＮＦＳＩ。
ＮＦＳ２．ＮＦＳ３は、それらが、それらのそれぞれの
クロック信号の「同一」の上昇端で状態を変化させ、そ
の場合この様な上昇クロック端はクロック信号ＣＬＩ、
ＣＬ２．ＣＬ３の間のスキュー内であるという点におい
て「同一」である。ＴＭＲシステムが不明確性乃至は欠
陥を感知することはない。各スライスはそれ自身のクロ
ック信号、即ちそのプロセサへ行くのと同一のクロック
、の上昇端を使用しているので、最終同期信号を使用し
てリセットのための適切なセットアツプ時間が観察され
る。
第１０図は、第８図の回路に対する２番目のタイミング
例を示しており、その場合、スライス３入力信号ＮＩ３
の状態変化７００は、スライス１及び２入力信号ＮＩＩ
及びＮＩ２のそれぞれの状態変化７０２及び７０４より
も約１クロツクサイクル後に到着する。その結果、スラ
イス３初期同期信号ＩＳ３の状態変化７０６は、スライ
ス１及び２初期同期信号１８１及びＩＳ２のそれぞれの
状態変化７０８及び７１０に関して約１クロツクサイク
ル遅れている。
従って、局所的同期信号ＬＳＩ３．ＬＳ２３゜ＬＳ３３
　（これら全ては初期同期信号１５３から派生される）
のそれぞれの状態変化７１２，７１４．７１６は、他の
局所的同期信号の対応する状態変化７１８−７２０，７
２２−７２４，７２６−７２８に関して約１クロツクサ
イクル遅れている。
しかしながら、各スライスの投票回路は、多数決値及び
タイミングに関して正しい出力信号を供給する。例えば
、それぞれのスライス１局所均量期信号ＬＳ１１及びＬ
Ｓ１２の状態変化７１８及び７２０が検知される場合に
スライス１投票信号Ｖ２１が７３０において状態を変化
し、それぞれのスライス２局所均量期信号ＬＳ２１及び
ＬＳ２２の状態変化７２２及び７２４が検知される場合
にスライス２投票信号Ｖ２２が状態を変化し、且つそれ
ぞれのスライス３局所酌量期信号ＬＳ３１及びＬＳ３２
の状態変化７２６及び７２８が検知される場合にスライ
ス３投票信号Ｖ２３が状態を変化させる。従って、最終
同期出力信号ＮＦＳＩ。
ＮＦＳ２．ＮＦＳ３は、それぞれのスライス１゜２．３
クロック信号ＣＬＩ、ＣＬ２．ＣＬ３のそれぞれの上昇
端７４２，７４４，７４６に応答して、７３６，７３８
，７４０において状態を変化させる。最終同期信号ＮＦ
ＳＩ、ＮＦＳ２．ＮＦＳ３の状態変化７３６，７３８，
７４０は、それらのそれぞれのクロック信号の「同一」
のクロック端（即ち、有光スキュー内のクロック端）に
おいて発生する。従って、最終同期信号ＮＦＳＩ。
ＮＦＳ２．ＮＦＳ３は、互いに同期されており（クロッ
ク信号間のスキューの限界内において）且つ入力信号Ｎ
Ｉ２．Ｎ１３と相対的に入力信号ＮＩＬが遅く到着する
にも拘らず、それぞれの関連するクロック信号ＣＬ１．
ＣＬ２．ＣＬ３と同期されている。
第１１図は、第８図の回路に対する３番目のタイミング
例を示している。この場合、スライス２入力信号ＮＩ２
の状態変化８００は、入力信号Ｎ■１及びＮｉ３のそれ
ぞれの状態変化８０２及び８０４よりも約１クロックサ
イクル早く到着する。
本回路は、出力信号ＮＦＳＩ、ＮＦＳ２．ＮＦＳ３を供
給し、これらの信号は、それらのそれぞれのクロック信
号の「同一」の上昇端（即ち、クロック信号間のスキュ
ー内にある上昇＠８１２，８１４．８１８）に応答して
、状態を変化させる（それぞれ、８０６，８０８．８１
０において）。
従って、最終同期出力信号ＮＦＳ１．ＮＦＳ２゜ＮＦＳ
３は、相互に同期されており（クロック信号間のスキュ
ーの限界内において）又、入力信号ＮＩ２の事象８００
が早く到着するにも拘らず、それぞれの関連するクロッ
ク信号ＣＬＩ、ＣＬ２゜ＣＬ３と同期されている。
第１２図は、第８図の回路に対する４番目のタイミング
例を示している。この場合、スライス１入力信号ＮＩＬ
が欠落しており（論理「０」において又は論理「１」レ
ベルにおいて凍結されている）、一方それぞれのスライ
ス２及び３入力信号ＮＩ２及びＮｉ２は通常に機能して
いる。本回路は、出力信号ＮＦＳＩ、ＮＦＳ２．ＮＦＳ
３を供給し、これらの信号は、それぞれのクロック信号
ＣＬＩ、ＣＬ２．ＣＬ３の「同一」上昇端（即ち、クロ
ック信号間のスキュー内にある上昇端８５６゜８５８．
８６０）Ｊ、：応答して、それぞれ、８５ｏ。
８５２．８５４において状態を変化させる。従って、最
終同期出力信号ＮＦＳ１．ＮＦＳ２．ＮＦＳ３は、相互
に同期されており（それらのそれぞれのクロック信号間
のスキューの限界内において）且つ、入力信号Ｎｌｌに
おける状態変化がないにも拘らず、それらのそれぞれの
関連するクロック信号ＣＬ１．ＣＬ２．ＣＬ３と同期さ
れている。
第８図におけるシングルスレッド命令信号ＮＳＴは、そ
れが低アクティブ状態にある場合、局所的同期ラッチ５
１０−５２６をクリアさせ且つ入力信号Ｎｌｌ−Ｎｌ３
をそれぞれの投票回路５３２−５３６の４人力ＮＡＮＤ
ゲート５８０−５８４へ通過させ、従って出力信号ＮＦ
ＳＩ−ＮＦＳ３は、それぞれ、入力信号ＮＩＬ−ＮＩ３
を追従する。第１３図は、第６図の回路の変形例を示し
ており、それは、第８図の構成におけるよりもシングル
スレッド特徴を実現するのにより少ない数の構成部品を
必要とするものである。第６図及び第１３図における類
似の構成要素及び信号は同様の符号で示してあり、ここ
においては、第１３図のシングルスレッド特徴の機能を
説明するのに必要な点についてのみ説明を行なう。
第１３図に示した如く、ラッチ４１２，４２０゜４２４
の各々は、低アクティブセット（ｒＳＥＴＪ）入力端を
有しており、且つラッチ４１４゜４１６．４２２の各々
は、それらのそれぞれのＤ入力端、クロック入力端及び
Ｑ出力端に加えて、低アクティブクリア（ｒＣＬＲ」）
入力端を有している。スライス】のシングルスレッド動
作を活性化させるために、低アクティブシングルスレッ
ド活性化信号Ｎ５ＴＩ　（ラッチ４１２及び４１４の低
アクティブセット（ｒＳＥＴＪ）及びクリア（ｒＣＬＲ
Ｊ　）入力端へそれぞれ供給される）が低アクティブ論
理レベルを取る。このことが起こると、局所的同期信号
ＬＳ１ｂが論理高レベルに保持され、且つ局所的同期信
号ＬＳ１ｃが論理低レベルに保持される。従って、投票
出力信号ｖ１１は、局所的同期信号Ｌ３１ａを追従し、
局所的同期信号ＬＳ１ａはシングルスレッド動作モード
において入力信号リセット１を追従する。スライス１の
シングルスレッド動作は、信号Ｎ５ＴＩが高非アクテイ
ブ論理レベルを取ると、ディスエイプルされる。
スライス２のシングルスレッド動作を活性化させるため
には、低アクティブシングルスレッド活性化信号Ｎ５Ｔ
２　（ラッチ４２０及び４１６の低アクティブセット（
ｒＳＥＴＪ）及びクリア（ｒｃＬＲＪ）入力端へそれぞ
れ供給される）が低アクティブ論理レベルを取る。これ
が発生すると、局所的同期信号ＬＳ２ｃが論理高レベル
に保持され且つ局所的同期信号Ｌ８２ａが論理低レベル
に保持される。従って、投票出力信号Ｖ１２は局所的同
期信号ＬＳ２ｂを追従し、局所的同期信ｑＬｓ２ｂはシ
ングルスレッド動作モードにおいて入力信号リセット２
を追従する。スライス２のシングルスレッド動作は、信
号Ｎ５Ｔ２が高非アクテイブ論理レベルを取ると、ディ
スエイプルされる。
スライス３のシングルスレッド動作を活性化させるため
には、低アクティブシングルスレッド活性化信号Ｎ５Ｔ
３　（ラッチ４２４及び４２２の低アクティブセット（
ｒＳＥＴＪ）及びクリア（ｒｃＬＲＪ）入力端へそれぞ
れ供給される）が低アクティブ論理レベルを取る。この
ことが発生すると、局所的同期信号ＬＳ３ｂは論理高レ
ベルに保持され且つ局所的同期信号Ｌ９３ａは論理低レ
ベルに保持される。従って、投票出力信号■１３は局所
的同期信号ＬＳ３ｅを追従し、局所的同期信号ＬＳ３ｃ
はシングルスレッド動作モードにおいて入力信号リセッ
ト３を追従する。スライス３のシングルスレッド動作は
、信号Ｎ５Ｔ３が高非アクテイブ論理レベルを取ると、
ディスエイブルされる。
上述した回路に対するその他の変形例も本発明の技術的
範囲を逸脱することなしに当業者が容易に相当すること
が可能であり、例えばクロック信号を使用する変形例な
どがある。例えば、初期同期レイヤ及び局所的同期レイ
ヤが反対のエツジ即ち端部（互いに１／２サイクル位相
がずれているエツジ乃至は端部）を使用する限り、局所
的同期レイヤ及び最終同期レイヤが同一（上昇又は下降
）クロックエツジ即ちクロック端部を使用することが可
能である。クロック及び反転クロック信号がＴＭＲシス
テム内において使用可能である場合には、これらの信号
を使用することが可能であり且つクロック信号インバー
タ（例えば、第８図のＮＡＮＤゲート５５０−５５４）
を削除することが可能である。
更に、その他の変形例も可能である。例えば、上述した
実施例はトリプルモジュラ冗長動作用のものであるが、
本発明回路は、多数決投票論理の代わりに比較器を使用
して簡単なベア動作用に容易に適合させることが可能で
あり、又３個以上のスライスのモジュラ冗長動作用に適
合させることも可能である。上述した回路の全て又はそ
の一部に対して論理等価回路で置換することが可能であ
り、論理的な極性を反転することが可能であり、付加的
な分離を付加することが可能であり、更に例えばデュア
ルレイル論理などのようなマスキング用又は自己チエツ
ク用論理回路を上述した論理要素の代わりに使用するこ
とが可能である。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的ｉ囲を逸脱することなしに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図及び第２図は複数個のスキューしたクロック信号
を有するＴＭＲシステムにおいて信号の同期に関して発
生ずることのあるタイミング上の困難性を示した各説明
図、第３図及び第４図は複数個のスキューしたクロック
を有するＴＭＲシステムにおいて信号の多数決投票に関
して発生することのあるタイミング上の困難性を示した
各説明図、第５図は本発明の第一好適実施例に基づいて
構成された回路を示した概略ブロック図、第６図は第５
図の回路をより詳細に示した概略図、第７図は本発明に
おいて有用な２対３投票回路を示した概略図、第８図は
本発明の第２好適実施例に基づいて構成された回路を示
した概略図、第９図乃至第１２図は第８図の回路の動作
の種々の例を説明するのに有用な各タイミング線図、第
１３図は第８図のシングルスレッド特徴の変形例を示し
た説明図、である。 （符号の説明） ３００．３０２．３０４７初期同期回路３１０．３１２
，３１４：局所的同期回路３２０．３２２，３２４：比
較回路 ３３０．３３２．３３４：最終同期回路ＦＩＧ、　２ ＦＩＧ、　４ ＦＩＧ、６ ＦＩＧ、　７ ＦＩＧ、　７０

Claims (1)

  1. 【特許請求の範囲】 １、複数個のデジタル入力信号を同期させる装置におい
    て、前記各入力信号がクロック信号と関連しており且つ
    前記クロック信号が定義された期間を持っており且つ互
    いに相対的にスキューされており、前記入力信号及び前
    記クロック信号に応答し前記各入力信号に対応すると共
    に前記入力信号と関連するクロック信号の期間の開始と
    同期されている初期同期信号を発生する第一手段、前記
    初期同期信号及び前記クロック信号に応答し前記初期同
    期信号に対応すると共にこの様なクロック信号の期間の
    中間点と同期されている一組の局所的同期信号を前記各
    クロック信号に対して発生する第二手段、前記局所的同
    期信号に応答して前記各組の局所的同期信号を比較し且
    つ前記各比較に対し比較出力信号を発生する第三手段、
    前記比較出力信号及び前記クロック信号に応答して前記
    各比較出力信号に対し最終同期信号を発生する第四手段
    、を有しており、前記各最終同期信号が前記比較出力信
    号を発生するために使用された前記一組の局所的同期信
    号が同期されたものと同一のクロック信号のクロック期
    間の開始に同期されており、その際に前記最終同期信号
    が前記クロック信号間のスキューの限界内において相互
    に同期されていることを特徴とする装置。 ２、特許請求の範囲第１項において、 （ａ）前記クロック信号間のスキューと、 （ｂ）前記第一手段の出力遷延と、 （ｃ）前記第二手段の入力セットアップとの和が、前記
    定義した期間の半分以下であることを特徴とする装置。 ３、特許請求の範囲第１項において、前記第一手段が、
    一組のラッチを有しており、前記各ラッチは前記入力信
    号及び前記関連するクロック信号のそれぞれの一つを受
    取り且つ前記初期同期信号の一つを発生すべく結合され
    ていることを特徴とする装置。 ４、特許請求の範囲第１項において、前記第二手段が、
    一組のラッチを有しており、前記各ラッチは前記初期同
    期信号の一つ及び前記クロック信号の一つを受取り且つ
    前記局所的同期信号の一つを発生すべく結合されている
    ことを特徴とする装置。 ５、特許請求の範囲第１項において、前記デジタル入力
    信号の少なくとも３個が入力として発生され、且つ前記
    第三手段が一組の投票回路を有しており、前記各投票回
    路は前記一組の局所的同期信号の一つを受取るべく結合
    されており、その際に前記比較出力信号が前記一組の局
    所的同期信号の論理的多数決投票を表わしていることを
    特徴とする装置。 ６、特許請求の範囲第１項において、前記第四手段が、
    一組のラッチを有しており、前記各ラッチは前記比較出
    力信号の一つ及び前記クロック信号の関連する一つを受
    取り且つ前記最終同期信号の一つを発生すべく結合され
    ていることを特徴とする装置。 ７、特許請求の範囲第１項において、オーバーライド信
    号に応答して前記入力信号の同期をオーバーライドする
    手段を有することを特徴とする装置。 ８、特許請求の範囲第７項において、前記オーバーライ
    ド手段が、クリアした状態において前記第三手段の出力
    を保持し且つ前記入力信号を前記第四手段へバイパスす
    るための手段を有することを特徴とする装置。 ９、特許請求の範囲第１項において、前記第二手段がオ
    ーバーライド信号に応答して少なくとも一組の局所的同
    期信号を発生し、それは、前記第三手段に印加されると
    、前記入力信号の一つに対応する比較出力信号となるこ
    とを特徴とする装置。 １０、複数個のデジタル入力信号を同期する方法におい
    て、前記各入力信号はクロック信号と関連しており、且
    つ前記クロック信号は定義した期間を持っており且つ互
    いに相対的にスキューしており、 （ａ）前記各入力信号に対応し且つ前記入力信号と関連
    するクロック信号の期間の開始と同期されている初期同
    期信号を発生し、 （ｂ）前記各クロック信号に対して、前記初期同期信号
    に対応すると共に前記クロック信号の期間の中間点と同
    期されている一組の局所的同期信号を発生し、 （ｃ）前記各組の局所的同期信号を比較し且つ前記各比
    較に対し比較出力信号を発生し、（ｄ）前記各比較出力
    信号に対し最終同期信号を発生する、 上記各ステップを有しており、前記各最終同期信号が前
    記比較出力信号を発生するために使用された一組の局所
    的同期信号と同期されている同一のクロック信号のクロ
    ック期間の開始と同期されており、その際に前記最終同
    期信号が前記クロック信号間のスキューの限界内におい
    て相互に同期されていることを特徴とする方法。 １１、特許請求の範囲第１０項において、前記ステップ
    （ｃ）において、前記比較出力信号が論理的多数決投票
    出力を有するように前記組の局所的同期信号を互いに論
    理的に比較することを特徴とする方法。 １２、複数個のデジタル入力信号を同期させる装置にお
    いて、前記各入力信号はクロック信号に関連しており且
    つ前記クロック信号は定義した期間を有すると共に互い
    に相対的にスキューされており、前記入力信号及び前記
    入力信号に関連するクロック信号に応答して前記入力信
    号に対応すると共に前記関連するクロック信号の期間の
    開始に同期されている初期同期信号を発生する第一手段
    、前記初期同期信号と前記入力信号に関連するクロック
    信号と前記入力信号の他のものに応答して発生された初
    期同期信号とに応答して前記初期同期信号に対応すると
    共に前記入力信号と関連するクロック信号の期間の中間
    点に同期されている一組の局所的同期信号を発生するた
    めの第二手段、前記一組の局所的同期信号を比較し且つ
    比較出力信号を発生する第三手段、前記比較出力信号と
    前記入力信号に関連するクロック信号とに応答して前記
    比較出力信号に対応すると共に前記入力信号と関連する
    クロック信号の期間の開始に同期されている最終同期信
    号を発生するための第四手段、を有しており、前記最終
    同期信号が前記クロック信号間のスキューの限界内にお
    いて互いに同期されていることを特徴とする装置。 １３、特許請求の範囲第１２項において、 （ａ）前記クロック信号間のスキューと、 （ｂ）前記第一手段の出力遅延と、 （ｃ）前記第二手段の入力セットアップとの和が、前記
    定義した期間の半分以下であることを特徴とする装置。 １４、特許請求の範囲第１３項において、前記第一手段
    が、前記入力信号と前記入力信号に関連するクロック信
    号とを受取り且つ前記初期同期信号の一つを発生するべ
    く結合されているラッチを有することを特徴とする装置
    。 １５、特許請求の範囲第１４項において、前記第二手段
    が、一組のラッチを有しており、前記各ラッチが前記初
    期同期信号の一つ及び前記入力信号に関連するクロック
    信号を受取り且つ前記局所的同期信号の一つを発生すべ
    く結合されていることを特徴とする装置。 １６、特許請求の範囲第１５項において、前記デジタル
    入力信号の少なくとも３個が入力として発生され、且つ
    前記第三手段が前記一組の局所的同期信号の一つを受取
    り且つ前記比較出力信号を発生すべく結合されており、
    その際に前記比較出力信号が前記一組の局所的同期信号
    の論理的多数決投票を表わすことを特徴とする装置。 １７、特許請求の範囲第１６項において、前記第四手段
    が、前記比較出力信号及び前記入力信号に関連する前記
    クロック信号を受取り且つ前記最終同期信号を発生すべ
    く結合されているラッチを有することを特徴とする装置
    。 １８、特許請求の範囲第１７項において、オーバーライ
    ド信号に応答して前記入力信号の同期をオーバーライド
    する手段を有していることを特徴とする装置。 １９、特許請求の範囲第１８項において、前記オーバー
    ライド手段が、クリアした状態において前記第三手段の
    出力を保持し且つ前記第四手段へ前記入力信号をバイパ
    スさせる手段を有していることを特徴とする装置。 ２０、特許請求の範囲第１２項において、前記第二手段
    が、前記一組の局所的同期信号が前記第三手段へ印加さ
    れた場合に、前記比較出力信号が前記入力信号の一つに
    対応するように、オーバーライド信号に応答して前記一
    組の局所的同期信号を発生することを特徴とする装置。 ２１、複数個のデジタル入力信号を同期させる方法にお
    いて、前記各入力信号はクロック信号に関連しており且
    つ前記クロック信号は定義した期間を有すると共に互い
    に相対的にスキューしており、前記各入力信号に対して
    、前記入力信号に対応すると共に前記関連するクロック
    信号の期間の開始に同期されている初期同期信号を発生
    し、前記各クロック信号に対して前記初期同期信号に対
    応すると共に前記クロック信号の中間点に同期されてい
    る一組の局所的同期信号を発生し、前記一組の局所的同
    期信号を比較すると共に比較出力信号を発生し、前記比
    較出力信号に対応すると共に前記入力信号に関連するク
    ロック信号の期間の開始に同期されている最終同期信号
    を発生する、上記各ステップを有しており、前記最終同
    期信号が前記クロック信号間のスキューの限界内に相互
    に同期されていることを特徴とする方法。 ２２、それぞれのクロック信号に関連している複数個の
    デジタル信号を同期させる装置において、 （ａ）前記デジタル信号と前記クロック信号とに応答し
    一組の初期同期信号を発生する手段、 （ｂ）前記クロック信号と前記初期同期信号とに応答し
    複数個の局所的同期信号を発生する手段、 （ｃ）前記局所的同期信号に応答して一組の比較信号を
    発生する手段、 （ｄ）前記クロック信号と前記比較信号とに応答して一
    組の最終同期信号を発生する手段、を有しており、前記
    最終同期信号は相互に同期されると共にそれらのそれぞ
    れの関連するクロック信号に同期されていることを特徴
    とする装置。 ２３、それぞれのクロック信号に関連する複数個のデジ
    タル信号を同期させる方法において、 （ａ）前記デジタル信号と前記クロック信号とに応答し
    て一組の初期同期信号を発生し、（ｂ）前記クロック信
    号と前記初期同期信号とに応答して複数組の局所的同期
    信号を発生し、 （ｃ）前記局所的同期信号に応答して一組の比較信号を
    発生し、 （ｄ）前記クロック信号と前記比較信号とに応答して一
    組の最終同期信号を発生する、 上記各ステップを有しており、前記最終同期信号が相互
    に同期されていると共にそれらのそれぞれの関連するク
    ロック信号に同期されていることを特徴とする方法。
JP1322820A 1988-12-14 1989-12-14 モジュラ冗長故障許容コンピュータシステムにおいて信号を同期するための方法及び回路 Pending JPH02212941A (ja)

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