JPH11512898A - クロック選択器システム - Google Patents

Abstract

(57)【要約】 大規模な電気通信交換機など、異なる複数の局において情報を処理しかつ局間で情報を伝送することが意図されたネットワークにおいては、中央に設置された回路が用意されており、これらの回路は、独立に、システムクロックレートおよびフレーム同期レートの二つを含むクロック信号（ＣＬＳＹ−Ａ、ＣＬＳＹ−Ｂ、ＣＬＳＹ−Ｃ）を発生させる。これらのクロック信号は、いくつかの伝送ラインで伝送され、好適実施例の場合、１つの局に対して３つの伝送ラインで伝送される。この局内のマルチプレクサ６３は、受信されたクロック信号中のエラーを決定する回路９，１１と状態マシン６９を含む評価回路によって制御され、クロック信号の選択を実行する。マルチプレクサ６３は、常時、定期的かつ反復して、周期的パターンで新しいクロック信号を選択する。この動作は、送り出されたクロック信号を発生するときに入れられる一時的な非常に短いエラーによって行われる。このため、選択されたクロック信号にいつも小規模な位相跳躍が入ることは確かであるが、それと同時に、もはや着信クロック信号の１つを選択できなくなった場合は、選択されたクロック信号の平均位相位置に関する位相跳躍の大きさが減少する。

Description

【発明の詳細な説明】 クロック選択器システム 技術分野 本発明は、信号の使用者に対する冗長性をもつクロック信号の分配に関し、特 に、いくつかの使用可能なクロック信号からクロック信号を選択する方法に関す る。 背景および先行技術 電話接続の分野および電気通信機器では、通常、これらの各種構成装置(sub-e quipment)および構成部品に２つのクロッキング信号（本明細書では「クロック レート」および「同期パルスレート」と呼称し、後者は「同期レート」と略称す る。）を分配する必要性がある。各種の多重化段階および同様なユニットをもつ 型式の交換機のような物理的に多くの機器が接続されたシステムにおいては、こ の分配は特に広く行われている。クロックレートは、一般に、高周波であって、 特に、機器を介して流れるデータのビットの境界を定義しており、また、同期レ ートは、低周波であって、データ信号におけるフレーム境界および同様な事項を 定義している。電気通信交換局などの機器においてクロックおよび同期情報を転 送する信号の数はかなり大きい場合があり、以下の記述においては「クロック分 配網」という一般的な表現を使用する。マガジンやキャビネットなどにおける電 気通信機器には、ケーブル、バックプレーンのピンや電気端子、バックプレーン の接続線などの形をしたかなり多くのレート用の分配伝送部品がある。このよう な信号をすべて接続するために必要なスペースはかなりの大きさになり、費用が 増加することになる。一般に、コネクタのピン数は、たとえば交換機の大きさを 限定する小さな資源である。 信頼性が要求される機器においては、クロック分配網も信頼性の要求を満たし ていなければならないことは当然である。従来の方法では、冗長性を導入するこ とによってクロック分配網の信頼性を向上させることができる。クロック分配お よびクロック発生源に冗長性を含めるように設計すれば、つまり、２重化または 以下の記述から想定できるように好ましくは３重化すれば、冗長性を付加し３重 化したクロック構造をクロック発生源からクロック受信器まで維持することがで きるが、受信端においては、当然に、クロックの１つが各機器によって動作用に 選択される必要がある。 冗長性が付加されていない以前のシステムにおいては、クロックレートおよび 同期レートがマガジンおよびキャビネットのすべてに分配され、これらのレート の各受信機つまり使用者に対して２本の同軸ケーブルが使用されているのが普通 であり、その１本は高周波クロックレート用で、他の１本は低周波の基準レート 用である。本明細書においては、この２つのレートを「フレームレート」および 「同期レート」と呼称する。 クロックレートを分配するために、低周波の同期レートから分離された高周波 クロックを分配する場合、たとえば同期レートのパルスがそのクロックレート・ パルスの正しくない１つのエッジで終了するかまたは解釈されることがないよう 、高い精度が必要である。このため、それらの相互間でまたシステムの別の接続 先をもつ他のケーブル対との関連においてクロックレートおよび同期レートに使 用される２本のケーブルの長さが同じであることが特に強く要求される。 非常に高い周波数のクロック信号の分配とそれによって現在普通に動作してい る電気通信システムの各種回路とは、妨害保護および機能性が与えられかつ長期 間にわたって維持されるように、良好な接地とともにケーブルおよびコネクタな どの遮蔽を強く要求している。 たとえば、マガジンまたはキャビネットで回路基板上に複数の回路を有する大 規模な交換機においては、比較的高周波のクロックとフレーム構成などの基準と しての低周波のレートとを分配する必要がある。国際特許出願PCT/SE94/00321に 説明されているとおり、以下ＣＬＳＹ（CLock およびSYnch の略）と呼称する１ つの信号、すなわち複合信号（「複合クロック信号」）の形で、クロックレート および同期レートを分配することができる。 この信号は、システムの諸回路が動作する実際のシステム周波数よりかなり低 い周波数のクロック周波数つまりクロックレートで構成されている。すなわち、 この信号を、実際のシステム周波数の偶数分の１、たとえば1/36にできるという 利点があり、また、この信号は、このクロック周波数の後で（on top）変調され る同期周波数つまり同期レートで構成されており、さらにその周波数を実際のシ ステム周波数の偶数分の１、たとえば1/640 にできるという利点がある。 位相同期ループ回路ＰＬＬは、複合ＣＬＳＹ信号の同期情報を解釈する論理回 路を備えており、ＣＬＳＹ信号のクロック周波数よりかなり高い周波数、たとえ ば上記と同様に、ＣＬＳＹ信号のクロック周波数の３６倍の周波数を有するクロ ック信号を発生させる。ＰＬＬはシステムクロックに関連する高精度の同期パル スを送出するが、２つの別々のラインへの従来のクロック分配を使用してこの同 期パルスを発生させることは非常に困難であった。 システムクロックと比較するとかなり低い周波数でありかつ同期情報が供給さ れるＣＬＳＹの形で周波数を分配する利点およびＰＬＬを配置して同期レートと 一緒にシステムクロックレートを発生させる利点は、次の３つである。 １．ＥＭＣの観点から、つまり、外部からの妨害に対する感度および自身が与 える妨害の影響について、信号をより容易に分配することができる。分配用媒体 は、システムクロックおよび同期レートが別々に分配されていた場合と同じ精度 でなくてもよい。 ２．クロックレートおよび同期レートに同じ物理信号経路を使用することによ り、コネクタおよびバックプレーンなどのピンおよびスペースを節約することが できる。 ３．ＰＬＬはシステムクロックおよび同期の両者を同一チップ上でかつ同一信 号から発生するので、非常に良好な精度を得ることができる。 以下に簡潔に考察された資料およびその他の資料には、冗長クロック分配シス テムが開示されている。 特開昭６０−２２５９８２号には、クロックパルス同期が３重化システムにお いて説明されている。エラーの有害な影響は、多数決による補正によって防止さ れている。 米国特許第４，１８５，２４５号には、配置が対障害性（fault-tolerant）ク ロック信号分配用に説明されている。第１および第２の冗長性クロック信号発生 源が配置されている。クロック受信器には、他のクロック信号パルス列の位相に ついてその後にくるクロック信号パルス列を無視するために、２つのクロック信 号を調べる順序論理回路が含まれている。 米国特許第４，４８９，４１２号は、３つの発信器からの出力信号に対して多 数決投票を実行するクロック分配モジュールによるクロック信号および同期信号 の供給を含むネットワークを開示している。 米国特許第４，６９２，９３２号は、各クロック信号が同期信号を含む、３重 化されたクロック分配方法に関連している。各受信器に３つのＡＮＤゲートと１ つのＮＯＲゲートとを含む複数の受信器には、多数決投票用のＲ論理回路が含ま れている。これらの多数決回路は、他の２つのクロック信号の位相位置の間に位 置される位相位置をもつ入力クロック信号だけ通過させる。選択を実行するため 、受信されたクロック信号の品質に関するテストは受信器で実行されない。 米国特許第４，６９８，８２６号には、３重化されたクロック分配が説明され ている。各クロックはクロック信号および同期信号を含む信号を出力する。 米国特許第５，０６５，４５４号は、冗長クロック発生を有するクロック信号 分配配置を開示する。冗長性の理由から、分配径路は２重化されている。 欧州特許出願公開明細書第０，３６５，８１９号は、マルチプロセッサ・シス テムにおける個々のクロックを同期させる問題を扱っている。いくつかのクロッ ク発生源はそれぞれ、１つのＰＬＬ回路を有する。第１０コラムの第３１行から 第５８行を参照されたい。クロックは、各クロックで選択動作に使用される基準 信号を相互に送信する。 欧州特許出願公開明細書第０，３６６，３２６号は、いくつかのクロック信号 が主発信器信号から派生するコンピュータシステムにおいて、クロック信号が必 要な時間にかならずクロック信号が出現することを保証する問題を扱っている。 伝送距離の異なる経路を補償するために、クロック信号間に小さな時間遅延を導 入することを必要とする。異なるクロック信号の時間遅延のエラーのリスクの低 減を目的とする解決策が説明されている。各クロック信号と基準クロック信号と の間の位相関係を維持するために、ＰＬＬ回路が使用される。 米国特許第４，２３９，９８２号には、いくつかのクロック発生源によりシス テムクロック信号を発生することが意図されている対障害性クロックシステムが 開示されている。各クロック発生源は、他の全クロック発生源から発生されたク ロック信号を入力信号として受信し、かつ、これらのクロック発生源からシステ ムクロック信号を取り出す受信器回路を含む。各クロック発生源は、自身のクロ ック受信器から取り出されたシステムクロックと同相で同期されたクロック信号 を発生して他のクロック発生源に分配する。このシステムは、取り出されたシス テムクロック信号間で最小位相ジッタを含む高周波クロックを使用可能にする。 欧州特許出願公開明細書第０，３０３，９１６号には、たとえばコンピュータ システム用のタイミングを与えるため、周波数および位相に関して同期している ４つのレート信号が発生される。このレート信号の発生は４つのＰＬＬによって 実行され、これらのＰＬＬの出力は、ある形式の多数決が実行される４つの選択 回路に供給される。選択器回路によって選択された信号は、それを制御するレー ト発生器の特定の１つに送り返される。選択された信号の位相位置を適合させる ために、遅延回路が導入される。クロック信号にクロックレートおよび同期レー トの両方が含まれており、後者が低周波である場合には、この遅延を安易に導入 することはできない。 米国特許第４，１０５，９００号には、３つの冗長センサー信号が使用され、 この３つの信号の１つは正確な情報を供給し、残りの２つの信号は正確さがもっ と低い情報を供給する３重化制御システムが、開示されている。予めプログラム された優先順位による信号の選択は、３つのセンサーの動作状態によって決まる 。 要約 本発明の目的は、システムを考慮したときにクロック信号の「位相跳躍」を低 減させる冗長クロック信号分配システムを提供することにある。 本発明の別の目的は、異なる局の間でクロック信号を従属接続するために適し ている冗長クロック信号分配システムを提供することにある。 情報を転送しかつ処理する電子システムにおいては、発生されるクロック信号 は異なるサブシステムに分配される。原理的に同一ないくつかのクロック信号を 分配することにより、クロック信号分配に冗長性を付加することができるが、こ れらのクロック信号が発生するとき、少なくともこれらのクロック信号に含まれ るタイミング情報に関しては同一である。第１の局では、クロック選択回路によ って、受信されたクロック信号の１つが、第１の局で使用されるクロック信号と して選択される。次に、この第１の局は、何らかの方式に従って、その選択され クロック信号を異なるクロック信号の間で定期的に切り替える。このように、到 着するクロック信号の位相位置の時間平均が形成されると、到着するクロック信 号のいくつかがエラーになる場合に発生することがある「位相跳躍」は減少し、 反復かつ周期的に選択されるそれらのクロック信号の間ではもはや存在しない。 タイミング情報は、第１の局において、選択されたクロック信号から位相同期 ループ回路ＰＬＬによって取り出される。位相同期ループ回路の限定周波数より もかなり高い周波数を使用して新しいクロック信号の選択を実行してもよいので 、相互に関連する位相差を与えるクロック信号間で切り替わるクロック選択器に よって発生するジッタは、減少する。 ローカル・クロック信号分配を行う場合には、選択されたクロック信号を隣接 の他局用クロック信号にすることが可能である。つまり、従属接続されたいくつ かの局を介して、そのクロック信号をつぎからつぎへ接続してもよい。また、第 １の局のいくつかの異なるプレーンでクロック信号の独立した選択を実行できる ように、第１の局のクロック選択器回路に冗長性を付加してもよい。上記に従っ て到着したクロック信号の間でこれらの選択が周期的に繰り返されるようにこれ らの選択が実行される場合、全冗長プレーンは、特にそれらの位相位置に関して 、同じ平均をもつクロック信号を選択するであろう。このため、クロック信号が 従属接続された局に伝達される場合、第１の局のプレーンで使用されるクロック 信号間の位相エラーはかなり減少する。 信頼性を向上させるためすべてのハードウエアを３重化することにより、たと えば、要求されるクロック機能を含む情報処理システムあるいは電気通信交換機 などの電子システムの冗長性をつくり出してもよい。つまり、プレーンと呼称す るいくつかの同一ユニットは、それぞれ１つの単独なユニットになり、必要な機 能を独立に実行しかつ必要な処理を平行して実行する。故障したプレーンを除外 するために、多数決投票を使用することができる。 したがって、クロック信号は、一般に、たとえば情報の処理、異なる局におけ る処理の実行、あるいは局間の情報の転送を実行する、ある種のネットワークま たは電子設備である電子システムで分配される。ここで、クロック信号は、制御 用に使用される。実質的に同じタイミング情報を含むクロック信号を発生させる ために、少なくとも２つの異なるクロック発生源が配置される。第１のサブシス テムに到着するクロック信号としてクロック信号を供給するために、第１のサブ システムに対するクロック信号は、個別のラインあるいは異なる独立通信チャネ ルで各クロック発生源から第１のサブシステムに転送される。第１のサブシステ ムの選択器手段は、受信されたクロック信号の間でクロック信号の選択を実行す る。 特殊な手段、または第１のサブシステムの選択器手段を含むデバイスにより、 第１のサブシステムの選択器手段によって選択されるクロック信号は、常に、新 しい選択されたクロック信号と交換される。これには、その中から選択すべき少 なくとも２つの受信されたクロック信号があることを前提としているが、いつも この事例であるとは限らないことについて、下記を参照されたい。その間にクロ ック信号が何回か変更される時間について考察すると、第１のサブシステムにお いて、クロック信号の位相位置の時間平均が求められる。第１のサブシステムに おける新しい選択されたクロック信号への変更は、周期的におよび／または時間 的に規則正しく実行される。後者の場合、たとえば３つの信号Ａ，Ｂ，Ｃが使用 可能な場合、ＡからＢへの変更は第１の所定時間の経過後に実行され、ＢからＣ への変更は第２の所定時間の経過後に実行され、ＣからＡへの変更は第３の所定 時間の経過後に実行される。 上に引用した国際特許出願に開示されている構造と同様に、選択器手段からラ インが配置されている位相同期ループを提供してもよい。この位相同期ループは 、このラインで各瞬間時間に選択されたクロック信号を受信し、このクロック信 号から第２のクロック信号を発生するように配置されている。たとえばサブシス テムのサブプレーンにおける処理を制御するために、この第２のクロック信号を 使用してもよい。新しい選択されたクロック信号へ変更する手段は、この変更を 非常に頻繁に実行するように配置されているという利点があり、位相同期ループ もそのように配置されているので、第２のクロック信号の位相位置は実質的にジ ッタの影響を受けないであろう。このことが得られるのは、位相同期ループが、 新 しい選択されたクロック信号に変るとき限られた程度まで新しいクロック信号の 位相位置に適合するための時間を有するような時定数をもっているという事実か らである。新しいクロック信号へ変更するとき位相跳躍を発生することが明らか になると、位相同期ループは、与えられた第２の信号の位相を多少変更すること を開始するが、位相が大きく変化してしまう前に新しい選択と新しい位相跳躍が 発生するであろう。 第１のサブシステムに、これらのクロック信号が正しいことを決定するために 受信されたクロック信号を比較し評価する比較・評価手段を提供してもよい。そ の場合、選択器手段が、比較・評価手段によって正しいと判っているクロック信 号のうちの新しいクロック信号だけの選択を実行するためにこれらの比較・評価 手段に接続される。 第１のサブシステムでクロック信号を常時変更する場合、そのように配置され た手段はクロック発生源を含むことができ、これらのクロック発生源は人為的エ ラーをもつすべてのクロック信号を供給してエラーを導入できるように配置され ているので、これらのエラーを含むクロック信号は第１のサブシステムの比較・ 評価手段によって検出される。それによって、第１のサブシステムの選択手段は 、エラーを検出すると、新しいクロック信号を選択し、このようにしてクロック 信号の永続的変更ができるようになる。 冗長性を付加するためには、第１のサブシステムの比較・評価手段は、第１の サブシステムに到着するクロック信号がある場合、独立かつ並行して動作する少 なくとも２つのユニットを含むことができる。より詳細には、第１のサブシステ ムに到着するクロック信号がある場合、独立かつ並行して動作する同数のユニッ トを含むことができる。 同じように、独立して動作する少なくとも２つの選択器ユニットは、第１のサ ブシステムの選択器手段に組み入れられ得る。その場合、これらの選択器ユニッ トのそれぞれに接続されているすべての独立のラインまたはチャネルで信号を伝 達するため、第１のサブシステムにラインが配置される。各選択器ユニットは、 他の選択器ユニットまたは複数の他の選択器ユニットと独立かつ並行に、並行し て得られるいくつかの選択されたクロック信号を作り出すために到着信号からの クロック信号の選択を実行するように、配置される。 また、第１のサブシステムの選択器手段は、第１のサブシステムに到着クロッ ク信号と等しい数の独立かつ並行して動作する選択器ユニットを含み得る。 さらにまた、第１のサブシステムは第２のサブシステムに従属接続され得、第 ２のサブシステムは、実質的に、第１のサブシステムと同様に選択器手段を含む ことになる。第１のサブシステムの選択器手段に含まれる各選択器ユニットから の個別のラインまたは異なる独立の伝送チャネルで、選択器ユニットによって独 立かつ並行に選択されたこれらの少なくとも２つのクロック信号は、第２のサブ システムに到着するクロック信号として供給されるか、第２のサブシステムに到 着するクロック信号の中に含まれている可能性がある。 図面の簡単な説明 添付の図面を参照して、非限定的代表的実施例として本発明を説明する。 図１は、クロック分配システムのブロック図である。 図２は、クロック信号のフレームの構成を示す図である。 図３は、クロック信号フレームの各種サブシーケンスを示す時間の関数として の波形図である。 図４は、クロック選択ユニットのブロック図である。 図５ａは、周波数エラー検出器のブロック図である。 図５ｂは、同期シーケンスを含む複合クロック信号の１セクションの波形図で ある。 図５ｃから図５ｅは、各種回路からの出力信号の波形図であって、同期パルス の隔離方法を示している。 図６ａは、位相エラー検出器のブロック図である。 図６ｂは、位相エラー検出器で用いられる微分回路のブロック図である。 図６ｃから図６ｅは、微分回路の信号処理を示す波形図である。 図６ｆは、位相エラー検出器で用いられる一致検出器のブロック図である。 図６ｇから図６ｉは、一致検出器の信号処理を示す波形図である 図６ｊは、位相エラー検出器で用いられる時間間隔監視ユニットのブロック図 である。 図６ｋは、位相エラー検出器で用いられるヒステリシス回路の状態図である。 図６ｌは、ヒステリシス回路の状態を示す時間図である。 図６ｍは、位相エラーの監視方法を示すブロック図である。 図６ｎおよび図６ｏは、保持回路の機能を示す波形図である。 図７ａは、クロック選択器制御装置のブロック図である。 図７ｂは、クロック選択器制御装置で用いれらる組合せ回路の真理値表である 。 図７ｃは、クロック選択器制御装置で用いられる状態マシンの状態図である。 図８は、クロック信号を選択するとともにシステムクロックおよび同期レート を作り出すユニットの模式的ブロック図である。 詳細な説明 以下に記述する詳細な説明は、ＣＬＳＹ（ＣＬｏｃｋおよびＳＹｎｃｈ信号） と呼ばれるクロック信号に基づいている。上記考察および上述した国際特許出願 PCT/SE94/00321を参照されたい。 ＣＬＳＹ信号は、以下では５．１２ＭＨｚに選ばれていると仮定され、かつこ こではベース周波数またはベースバンド周波数と呼ばれる周波数を有する方形波 信号であるパルス信号であるクロック信号clock と、以下では８ｋＨｚに選ばれ ていると仮定される周波数を有する同期信号synch とから構成された複合クロッ ク信号である。異なる「有用な構成部品」のシステムで使用されるであろうクロ ック周波数は１８４．３２ＭＨｚであり、システム・ビット・クロックの周波数 またはシステムクロックの周波数と呼ばれるが、システムでもっと容易にクロッ クレートを分配できるために、受信側すなわちシステムレートを必要とする各ユ ニットで、１８４．３２ＭＨｚの所望のシステムクロックを得るために位相同期 ループ回路ＰＬＬで３６倍されるために、クロックレートは低周波数、ベースバ ンド周波数であるように分配される。また、ＰＬＬは、ＣＬＳＹ信号に含まれる 同期信号を復号する。また、ＰＬＬは、入力信号の単一パルスがいくつか脱落し ている場合または入力信号に単一スパイクがいくつかある場合に反応しない特性 を備えている。 ＣＬＳＹ信号内部には、保守試験用の符号も用意されている。これらの符号す なわちパターンは、考慮対象のＣＬＳＹ信号が発生されるプレーンに関する情報 を提供し、さらに、ハードウエアを保守試験するためある種のエラーをエミュレ ートする。 上に示してきたように、ＣＬＳＹ信号に関するいくつかの利点がある。すなわ ち、クロックレートと同期レートとの間の位相差が減少し、物理信号導体の数が 減少し、「位相跳躍」は同期レートおよびクロックレートの時間すなわち８ｋＨ ｚおよび５．１２ＭＨｚの周波数に対応する時間のおよそ1/4 の大きさになる。 クロックおよび同期信号の生成、分配および終了の論理アーキテクチャを一般 的レベルでまず説明する。図１において、複合クロック信号、ＣＬＳＹ信号すな わちクロックレートおよび同期レートの双方を含むここでＣＬＳＹ−Ａ、ＣＬＳ Ｙ−Ｂ、ＣＬＳＹ−Ｃと呼ばれる３つの同一複合クロック信号を３つの発生器１ が発生させる方法が、原理的に示されている。これらの複合クロック信号は、各 発生器１から、３重化された分配が終る３つのクロック選択器３の１つにそれぞ れ分配される。このようなクロック選択器３では、他の２つのクロック選択器と は別に、異なる受信クロック信号を評価しかつ比較することにより、「最良」ク ロック信号の独立した選択が実行される。その後、選択されたＣＬＳＹ信号は、 その成分をクロックレートおよび同期レートにそれぞれ分離するためにおよびシ ステム・ビット・クロックを発生させるために、各クロック選択器３からそれに 続く位相同期ループ回路（ＰＬＬ）５に移る。システム・ビット・クロックおよ び同期レートは、図１の３重化されたデータ回路４によって模式的に示された各 種電子回路によって各プレーンで使用される。 各発振器１は、複合クロック信号、ＣＬＳＹ信号を生成するように構成されて おり、このＣＬＳＹ信号には、複数のパルスすなわちクロックレートおよび同期 レートを定義する複数のパルスパターン、また後続のクロック選択器３の保守試 験用のパルスシーケンスまたはエラーをイミテートする変更もしくは修正された パルスシーケンス、またはいくつかのパルスが変更された方法によってクロック レートおよび同期レートのパルスパターンに隠されたパルスシーケンス、考慮対 象のＣＬＳＹ信号が発生されたプレーンに関する情報すなわちそれがプレーンＡ ，ＢまたはＣの発振器によって発生されたことに関する情報を含む識別符号が含 ま れている。ＣＬＳＹ信号の「人為的エラー」は、そのエラーがＣＬＳＹ信号の自 然な一部を構成するように、ＣＬＳＹ発生器１が初めからその複合クロック信号 にエラーを入れておくという方法で作られる。この方法により、コマンドで人為 的エラーを削除したり加えたりすることが可能でなくなるであろう。 クロック選択器３用のタスクは、３つの到着クロック信号ＣＬＳＹ−Ａ，ＣＬ ＳＹ−Ｂ，ＣＬＳＹ−Ｃの中で動作複合クロック信号を自律的に選択することで ある。ＣＬＳＹ信号が正しいと考えられることの基準は、その周波数が正しく、 かつ、２つの他のＣＬＳＹ信号に関連してその位相位置がある限界値内に入って いることである。したがって、クロック選択器３は、他の到着クロック信号に関 連する周波数および位相位置の自律的判断を実行し、アルゴリズムに従って入力 信号の１つを選択し、それはクロック選択器３のマルチプレクサを介してクロッ ク選択器３の出力端子に伝達される。したがって、クロック選択器は、ＣＬＳＹ 信号に常に含まれている人為的エラーによって保守試験される。また、この人為 的エラーは、クロック選択器３がすべての受け入れたクロック信号を介して走行 するように、特に、周期的にかつ時間的に正しいパターンでそれがそれらの間を 巡回して変わるように、エンターされる。このように、クロック選択器３がすべ ての受け入れられた複合クロック信号のどれでも実際に選択できることが常時検 証されている。この方法を使用することにより、機能的クロック分配以外の信号 が提供されることはないが、保守試験に必要な信号は機能的クロック信号の一部 として常に組み込まれている。 ＰＬＬ５の機能は、上述のとおり、到着ＣＬＳＹ信号をクロックレートおよび 同期レートの成分にそれぞれ分離し、取り出されたクロック周波数を１８４．３ ２ＭＨｚのシステムビット周波数に逓倍し、識別符号とエミュレートされたすな わち意図的に入れたエラーパターンをフィルタで除き、急激な位相跳躍を低速度 の位相ドリフトに変換し、ＰＬＬ５の入力信号に存在することのあるジッタをフ ィルタで除くことである。 システム内の回路および接続に対して高いＭＴＢＳＦ（システム障害間の平均 時間）を得るために、ハードウエアで発生するかもしれないエラーをできるだけ 多く安全に検出できることが重要である。また、エラーを局在化する可能性が存 在することが重要であり、システムを介してエラーが伝搬せず、システム特性を 悪化させないことが大切である。 これを達成するには、当然なこととして、保守機能が可能な限り信頼できるこ とが重要である。また、保守機能にハードウエア・エラーが発生したとしても、 エラーが発生した位置を検出することが可能でなければならない。同様に、シス テムの設計は、システムの主要タスクに影響を及ぼす部分でエラーが実際に発生 したり、保守機能が保守機能のエラー若しくは他のエラーに起因するまたは不完 全な構造に起因するこのエラーを検出できないようなものであってはならない。 警報の状態を知らせる１つの静的ハードウエア信号を使用するには、上述して きたとおり、「ＯＫ」または「ＯＫではない」の表示は信頼できないと考えるべ きである。ハードウエア・エラーは、信号を送受するハードウエアで発生し得る ので、信号に関する情報は間違いが多い。「ＯＫ」であっても「エラー」と表示 することがあったり、「エラー」であるにもかかわらず「ＯＫ」を表示すること がある。 クロック機能の保守システムを設計する場合には、以下のような原理が使用さ れる。ハードウエアの少なくとも２つの異なる信号がソフトウエアによって監視 されていることと、システムが正しいと判断することの基準がこれらのハードウ エア信号の間にある関係が存在しなければならないことと、さらに、ハードウエ ア信号は静的である必要がないことと、そのかわりハードウエア信号はたとえば ある場合にはあるフラグがセットされ別の場合にはリセットされるというように 所定のパターンに従って変化するカウンタまたはフラグによって構成されている 必要があることとである。ソフトウエアは、期待される動的変化（すなわち、フ ラグがセットされたりリセットされる連続した順番）が常に存在することと、そ れ以外の場合はソフトウエアで警報信号が発生するということとを要求すべきで ある。 上記考察によると、クロック選択器３の機能は、主として、各瞬間に不良動作 クロックを選別して取り除くことと、残りの正しいクロック信号から動作クロッ ク信号ＣＬＳＹ−Ａ，ＣＬＳＹ−Ｂ，ＣＬＳＹ−Ｃを選択することとである。ク ロック選択器３が動作しているか否か確認するため、考慮される瞬間に考慮され るクロック選択器３によって選択されるクロック信号が永続的かつ意図的に導入 されたエラーによって劣化しており、クロック選択器３が別の複合クロック信号 を選択できることを種々の監視機能が確認する。 したがって、上に示してきたとおり、クロック信号すなわちＣＬＳＹ信号は、 最初から不良クロック信号に似せたパルスシーケンスを含むように生成されてい る。ＣＬＳＹ信号は、図１のＣＬＳＹ信号発生器１と呼ばれる構造ブロックで発 生される。クロック選択器がそれぞれ受容すべきか受容すべきでないクロック品 質を定義する基準に人為的エラーが対応するように、ＣＬＳＹ信号に発見された 人為的エラーも入れられる。 選択されたＣＬＳＹ信号がクロック選択器３から与えられ、それがシステムが 選択すべきＣＬＳＹ信号かクロック選択器３が選択したＣＬＳＹ信号かを決定す るために、上記考察に従って、信号の発生中にＣＬＳＹ信号に識別符号すなわち ＩＤ符号が与えられる。Ａプレーンで発生されたＣＬＳＹ信号はＣＬＳＹ−Ａと 呼ばれ、そのＣＬＳＹ信号がＡプレーンで発生されたことを示す識別符号Ａが付 与される。これに対応して、ＢプレーンからのＣＬＳＹ信号には識別符号Ｂが付 与され、ＣプレーンからのＣＬＳＹ信号には識別符号Ｃが付与される。クロック 選択器３から与えられるＣＬＳＹ信号を監視することにより、システムの上位機 能は、選択されたＣＬＳＹ信号の発生源を決定することができる。 ＣＬＳＹ信号は、それぞれ１２５ミリ秒の長さをもつ複数のフレームに分割さ れる。すなわち、これらのフレームは、同期レートと同じである周波数８ｋＨｚ で繰り返され、また、これらのフレームは５．１２ＭＨｚのクロックレート信号 の６４０サイクルすなわち周期を含む。また、各パルスすなわちクロックレート 信号の周期は２つの半周期として考えることができるから、この場合、正または 負の遷移が発生することができる。この見方をすると、各ＣＬＳＹ信号には１２ ８０のデータビットが存在する。これらのビットは、図２に示すように、１から １２８０までの番号が付与されている。ＣＬＳＹフレームは８サブフレームに分 割され、各サブフレームは３つのサブセクションに分割されており、各フレーム の第１および第２のサブセクションはそれぞれ５４ビットの長さを有し、第３の サブセクションは５２ビットの長さを有する。 各ＣＬＳＹフレームの先頭にはパターンがフレーム認識用に与えられており、 このパターンは同期パターンすなわち同期パルスを示す同期シーケンスと呼ばれ る。ＰＬＬ５が認識するのはこのパターンであり、ＰＬＬ５によってこのパター ンが認識されるたびに、ＰＬＬ５は対応する同期パルスを発生する。以下で説明 するとおり、クロック選択器のマルチプレクサの出力に同期パターンが出現する たびに、同期パターンは同期パターン用カウンタを増分する。 各ＣＬＳＹフレームには２つの識別符号が配置され、当然、同じプレーンを表 している。Ａプレーンで発生されたＣＬＳＹ信号には，Ａ用の２つのＡプレーン 識別符号が与えられる。これに対応する条件は、ＢプレーンおよびＣプレーンで 発生されたＣＬＳＹ信号に適用される。 図２に模式的に示すＣＬＳＹフレームのサブシーケンスが波形図として図３に 示されている。これらの図における四角中の数字は相互に対応している。ＣＬＳ Ｙ信号には、各フレーム用の同期パルスＳ、周波数除去シーケンスＦ、位相除去 シーケンスＰおよび識別符号ＩＤ−Ａ，ＩＤ−Ｂ，ＩＤ−Ｃを示す特殊なビット シーケンスすなわちベースバンド周波数におけるパルスのパルスセクションが配 置されている。したがって、各フレームは同期シーケンスＳで始まる。フレーム の各サブセクションには、意図的に入れられたエラーシーケンスＦまたは３つの クロック信号の１つに周波数エラーおよび位相エラーをそれぞれシミュレートす るためのＰがある。フレーム内の周波数除去シーケンスＦから２つのサブセクシ ョン間の次の境界までの距離は常に一定である。位相除去シーケンスからサブセ クション間の最も近くにある次の境界までの距離も一定であるが、周波数除去シ ーケンスに適用する距離と異なる値をもっており、特にこの距離よりも小さい。 識別符号ＩＤ−Ａ，ＩＤ−Ｂ，ＩＤ−Ｃは、常に、２つのサブセクション間の境 界の直後に続いている。すなわち、これらの識別符号は、サブセクションのエラ ーシーケンスの前で、サブセクションの最初にすなわち早く到着する。エラーシ ーケンスＦまたはＰは、識別符号および意図的に入れられたエラーシーケンスの 双方用のスペースがサブセクションに存在するように、常にサブセクションの後 方部分に続いている。 周波数除去シーケンスＦは、ベース周波数の２つのパルスが脱落しておりかつ この２つのパルスの間に滑らかな低電圧レベルが存在しているデバイスから構成 されており、同様に、位相除去シーケンスＰは、ベース周波数の３つのパルスが 脱落しているデバイスから構成されている。すなわち、周波数除去シーケンスＦ は１パルスだけ長い。位相除去シーケンスＰは、各クロック信号で１回だけ各ク ロックレートフレームですなわち１つのサブセクションでのみ発生する。他のサ ブセクションでは、複合クロック信号の１つだけに周波数除去シケンスＦが存在 する。識別符号シーケンスＩＤ−Ａ，ＩＤ−Ｂ，ＩＤ−Ｃは、各フレームおよび 各個別クロック信号で２回発生する。これらの識別符号シーケンスは、２つのパ ルスが脱落して、異なる数のそれらの間の残りのパルス、特に、識別符号シーケ ンスＩＤ−Ａ，ＩＤ−Ｂ，ＩＤ−Ｃそれぞれに残っている１つ２つまたは３つの パルスを有するデバイスから構成されている。 この後にきわめて詳細に説明する好適配置を使用すると、正しく動作するクロ ック信号選択器３は、各サブフレームの第１のサブセクション中に出力信号とし てＣＬＳＹ−Ａを選択し、各サブフレームの第２のサブセクション中にＣＬＳＹ −Ｂを選択し、各サブフレームの第３のサブセクション中にＣＬＳＹ−Ｃを選択 するであろう。したがって、クロック信号を新しく選択することは、図２の細い 縦線または太い縦線ごとに実行される。次の意図的に入れられたエラーシーケン スが検出される前と識別符号に遭遇する前に、これを実行するための時間が常に 存在する。 上述してきたとおり、クロック選択器３はマルチプレクサを含み、このマルチ プレクサは、３つの入力端子と１つの出力端子とマルチプレクサを制御する１つ のアドレス入力端子とを備えている。これについては、以下の詳細説明を参照さ れたい。制御アドレスは、３つの到着ＣＬＳＹ信号の品質、位相位置および周波 数を検知するとともに、これらの測定と内部状態マシンによって与えられるある 種の他の基準とから選択すべきかつクロック選択器から与えられるべきクロック を決定するそのクロック選択器の制御論理回路で、自律的に発生される。マルチ プレクサの出力側には、識別符号を記録するデバイスが用意されている。また一 方では、選択された複合クロック信号の識別符号を制御論理回路から直接得るこ とができる。マルチプレクサの出力端子で検出される各識別符号Ａに対して、Ｉ Ｄ−Ａパルス用のカウンタが増分される。対応するカウンタが、ＩＤ−Ｂおよび ＩＤ−Ｃ用に用意されている。上に説明してきた識別符号用のカウンタのほかに 、検出された同期パターンの数用のカウンタが用意されているが、この場合、各 同期パターンは同期レート用のクロッキングパルスを定義する。 また、マルチプレクサの入力側には、後で説明する識別符号カウンタを含む配 置が用意されている。発生器Ａからのクロック信号ＣＬＳＹ−Ａが到着すること が予期されているマルチプレクサの入力には、ＩＤ−Ａパルスを検知するデバイ スが用意されていて、各パルスごとにカウンタが増分される。クロック選択器す なわちマルチプレクサの他のクロック信号ＣＬＳＹ−Ｂ，ＣＬＳＹ−Ｃの入力端 子には、ＩＤ−ＢおよびＩＤ−Ｃパルス用の対応するカウンタが用意されている 。 クロック選択器が動作することを検証する原理は、ソフトウエアが、カウント された識別符号を読出して、マルチプレクサの入力側のＩＤパルスＡ，Ｂ，Ｃの カウントされた数とマルチプレクサの出力側でのＩＤパルスおよび同期パルスの カウントされた数とが一致することを確認することである。カウントされたパル スを１つかつ同一の期間に対応させるため、カウント値を読出す前のある時間で 全カウンタを一斉にリセットし、全カウンタを増分することを一斉に停止する。 ソフトウエアは、保守機能に注意するように配置されている。このソフトウエ アは、ある間隔でカウンタ値を読出す。全カウンタの読出しが終了すると、これ らの全カウンタがセットされ、上記考察のとおり、読出す前にこれら全カウンタ の値が一斉に凍結されるので、全カウンタがさらに更新されることはない。この ため、全カウンタ値は１つかつ同一の期間に対応していることになる。 カウントされたパルスの数、より正確には、正しく機能するクロック選択器３ のカウンタによって記録されている異なるカウンタ値の間に存在する関係を説明 するため、最初に、ＣＬＳＹ信号が生成される方法を詳細に説明する。クロック 選択器３の後に用意されているＰＬＬ５は、比較的低速で変化できるだけである ため、識別符号およびエミュレートされたエラーである人為的エラーシーケンス の双方に反応しないことを認識する必要がある。また、そのクロック選択器の後 のクロック選択器には、もはや３重化されたクロック信号が分配されないことを 認識することができる。各プレーンのＰＬＬ５はどれも３重化されてはいないが 、 プレーンごとに１つのＰＬＬ５があるから、このような方法でＰＬＬが３重化さ れていることになる。どれか１つのＰＬＬが障害になった場合、この障害の発生 は、そのプレーン全体が故障になるということで認識される。ＰＬＬ５のエラー は見えるのであるから、ＰＬＬ５の保守確認を行う必要はない。システム内で認 識されずにＰＬＬ５がエラーになっていることはない。対照的に、クロック選択 器３のエラーを検出する特殊な保守機能が用意されていなければ、クロック選択 器３はエラーになったままである。たとえば、何らかの故障のためＡプレーンお よびＢプレーンのクロック選択器がたとえばＡ以外のクロックをどれも選択でき ないことが、これに相当する。冗長性が意図したとおり機能しなくても、クロッ クＡが存在しかつ正しい限り、システムは正常に動作する。システム全体が動作 を停止するためには、ＡプレーンでＣＬＳＹ発生器１にエラーが発生するだけで 十分である。したがって、クロック選択器３がエラーになったままにならないこ とを保証するため、クロック選択器３に信頼できる保守機能を提供することが大 切である。 クロック信号と保守試験との間にサイクリングを与えるために、ＣＬＳＹ信号 とクロック選択器３の各種機能とは相互に適応する。特に、クロック選択器３は 、位相エラーおよび／または周波数エラーを有する信号を除外するように設計さ れている。位相エラー検出器および／または周波数エラー検出器がどのように作 られているか判っていると、クロック選択器の位相エラー検出器および周波数エ ラー検出器のそれぞれを常時使用できるようにする特殊なパターンをＣＬＳＹ信 号に入れることができる。 位相の監視は以下の方法で実行される。すなわち、各一対のＣＬＳＹ信号の間 （すなわち、ＡとＢとの間、ＢとＣとの間、ＣとＡとの間）の位相位置は、エッ ジが位相で数ナノ秒以上離れていて（「スキュウ」があって）はならないという 方法、すなわち、たとえば約４４ナノ秒から４９ナノ秒にセットしてもよい「位 相受信ウインドウ」で確認されるが、これについては後で詳細に考察する。各Ｃ ＬＳＹ信号の正方向エッジは、位相受信ウインドウの幅に等しい一定の継続時間 をもつパルスに変換される。これらのパルスは、微分パルスと呼ばれる。位相に ついて比較される２つのプレーンからの微分パルスは、ＡＮＤゲートに接続され る。２つのＣＬＳＹ信号が位相で微分パルスの幅以上離れていると、ＡＮＤゲー トからの出力信号には論理“１”が存在しないであろう。しかし、信号が同相で あるとすなわち位相受信ウインドウの幅以上離れていないと、ある時間のあいだ 双方の微分パルスが論理的に真であるから、論理的に真の信号がＡＮＤゲートか らの出力信号として発生されるであろう。ＡＮＤゲートからの出力信号と同じよ うに発生された信号は、一致パルスと呼ばれる。正常に動作しているシステムで は、ＣＬＳＹ信号は位相に関して位相受信ウインドウの幅以上離れておらず、す なわち全微分パルスが対応する一致パルスになり、各ＣＬＳＹ信号の正方向エッ ジから発生された微分パルスが長くても６００ナノ秒の周期をもっていることを 知っていると、一致パルス間の時間は、同時に発生する正の遷移すなわち長くて も６００ナノ秒の遷移の間の時間と一致するという結果になるであろう。一致パ ルス間の時間を監視すると、２つのＣＬＳＹ信号が相互に同相であるか否かを測 定することになる。すなわち、この期間が６５０ナノ秒より短い場合、信号は相 互に同相であるといってよい。この期間が６５０ナノ秒より長い場合、少なくと も２つの微分パルスは十分に同じ時間に到着（十分にオーバーラップ）しておら ず、位相受信ウインドウの幅以上離れているので、相互に同相ではない。 位相監視動作が機能しているか否かを検証するために、ＣＬＳＹ信号の正の遷 移を適当な数だけ削除してよい。位相監視論理回路が動作している場合、対応す る位相警報が発生され、クロック選択器３でクロックの変更が実行される。 たとえばＣＬＳＹ−ＡのＣＬＳＹ信号を操作することによって生じる実際の位 相エラーすなわち「真性」位相エラーが存在すると、位相監視論理回路は、相互 に関連するクロック信号Ａとクロック信号Ｂとの位相エラーと、相互に関連する クロック信号Ｃとクロック信号Ａとの位相エラーとを認識するが、相互に関連す るクロック信号Ｂとクロック信号Ｃとの位相エラーを認識しない。プレーンに１ つの位相エラーがある場合、組合せ方法を使用して位相監視論理回路からの情報 を復号することにより、位相エラーのあるプレーンに関する結論を出すことがで きる。 クロック選択器３によって選択されたプレーンが故障していることが判ると、 別のプレーンを選択しなければならない。残る２つの動作中プレーンのどちらを 選択すべきかということは、クロック選択器３の状態マシンに定義されている。 これについては、以下を参照されたい。クロック信号Ａが選択され、Ａが故障に なると、クロック信号Ｂが選択される。クロック信号Ｂが選択され、Ｂが正しい 動作を停止すると、クロック信号Ｃが選択される。複合クロック信号Ｃが選択さ れ、動作を停止すると、クロック信号Ａが選択される。あるクロック信号が選択 され、他のクロック信号がすべて動作を停止すると、再選択は実行されない。別 のクロック信号が動作を停止したために、考慮されるクロック信号が選択されて いる場合で、このクロック信号が再び動作を開始した場合、クロック選択器３は 、最後に選択されたクロック信号を使用する状態を続け、元に戻ることはしない 。たとえば、クロック信号Ａが選択され正しい動作を停止すると、クロック信号 Ｂが選択される。その後クロック信号Ａが再び正しくなっても、クロック選択器 ３はクロック信号Ｂの使用を続ける。 選択されたＣＬＳＹ信号からある数の正の遷移（エッジ）を削除することによ り、クロック選択器３は、この信号は不正であると判定してこの信号を選択から 外し、その代わりに、状態マシンによって決まる順番どおりクロック信号を選択 する。エラー検出器をトリガして各種故障をエミュレートするＣＬＳＹ信号の意 図的なシーケンスは、ここでは、除去符号と呼ばれる。 ＣＬＳＹ信号の異なる位置にこのような除去符号を入れることにより、クロッ ク選択器３は、循環する番号順で異なるクロック信号ＩＤ−Ａ，ＩＤ−Ｂ，ＩＤ −Ｃを周期的に選択できるようになる。変更を実施すべき時間の直後に到着する ＣＬＳＹ信号の所定の位置に、変更が実施されるＣＬＳＹ信号の識別符号を入れ るとともに識別符号用のカウンタを読出すことによって、システムは全エラー検 出器が動作することを検証することはできる。エラー検出器のどれか１つが動作 しないと、次の１つであるＣＬＳＹ信号への変更を実行することができないので 、対応する識別符号はその識別符号用カウンタによって記録されない。これに反 して、エラー検出器がいつも警報を発生しているような故障になると、不正な数 のＩＤパルスがカウントされるであろう。エラーの原因の診断は、適切に設計さ れた復号化テーブルによって実行され、このテーブルへの入力は、記録された識 別符号の数で構成される。 位相エラーのみならず周波数エラーも監視される。ローカルに発生されるクロ ノメータレートと比較することにより、３つの到着ＣＬＳＹ信号が監視される。 したがって、位相を監視する場合と同様に、信号間の相対的比較はないが、クロ ノメータレートと関連する各着信信号の周波数の確認が実行される。 各クロック選択器３には、各到着ＣＬＳＹ信号用の周波数監視装置が用意され ており、この監視装置は、各ＣＬＳＹ信号用の対応する周波数警報を与えること ができる。周波数監視は以下のように実行される。ＣＬＳＹ信号の周期が長すぎ ると、警報が発生される。警報の限界をたとえば４００ナノ秒に設定できる。 周波数監視が動作していることを検証するために、「４００ナノ秒より長い時 間」という基準を満足するように、ＣＬＳＹ信号の適当な数のサイクルを一定（ 電圧）レベルと取り替えてもよい。このような周波数エラーをエミュレートする シーケンスは周波数除去符号と呼ばれ、位相エラーをエミュレートするシーケン スは位相除去符号と呼ばれる。 クロック選択器３における周波数エラーに関する情報は、位相エラーに関する 情報と一緒に組合せテーブルに置かれる。これについては、図７ｂを参照された い。このテーブルからの出力信号は、不完全なＣＬＳＹ信号と正しいＣＬＳＹ信 号とを示している。この情報とクロック選択用の状態マシンとが一緒になって、 選択すべきクロックを決定する。この状態マシンからの出力信号は、マルチプレ クサのアドレス入力端子に送られて、上記クロック選択方法を制御する。 上に説明してきたとおり、ＣＬＳＹ信号の各種の位置にこの周波数除去符号を 入れることにより、クロック選択器３が、循環する番号順でＣＬＳＹ−Ａ、ＣＬ ＳＹ−ＢおよびＣＬＳＹ−Ｃを周期的に選択できるようになるが、この場合、変 更は選択されたクロック信号の次のサブセクションへの遷移で常に実行される。 各フレームに２つの識別符号を配置することにより、選択されたクロック信号の 遭遇された符号の数をカウントすることができ、これにより、エラー検出器が動 作することを確認することができる。位相エラーシーケンスの検出が終わると変 更が実施されるＣＬＳＹ信号に識別符号を入れることにより、この場合の変更が 実行された直後にこのことを検知できるように、システムは、識別符号用のカウ ンタを読み出すことによって、全位相検出器が動作することを検証することがで きる。ある位相エラー検出器が動作しない場合、意図的に入れられた位相エラー がそのクロック信号に存在していると、選択されたクロック信号からの変更を実 行することができない。このことは、周期的なシーケンスＡＢＣＡＢＣＡ．．の 連続信号の識別符号は記録されずかつカウントされないという結果になる。これ に相当する条件は周波数エラーにも適用される。通常、各フレームの平均として 、各クロック信号ＣＬＳＹ−Ａ，ＣＬＳＹ−Ｂ，ＣＬＳＹ−Ｃごとに識別符号が ２回カウントされるであろう。 周波数除去パルスは、約５００ナノ秒の長さである。位相除去パルスは、約７ ００ナノ秒の長さである。周波数除去パルスは位相検出器をトリガしないが、位 相除去パルスは周波数検出器をトリガする。位相除去パルス後の識別符号の読出 しを有意義にするために、周波数検出器ではなく位相検出器がクロックを変更さ せたことを保証しなければならない。 したがって、この方法は、周波数検出器による変更よりずっと迅速に（時間的 により早く）位相検出器によってクロックが変更されるようにすること、および 、位相除去パルスすなわち位相除去符号に関連する識別符号が位相除去パルスの 後に直接配置されるようにすることである。識別符号は、変更が実行されるＣＬ ＳＹ信号に与えられる。図２から明らかなことについては、四角中の数字８，９ ，１０によって示されるセクションを参照されたい。 位相除去パルスがＣＬＳＹ−Ａに入ると、位相検出器がその（人為的）位相エ ラーを検出するとすぐに、クロック選択器３がクロック信号Ｂを選択する。次に 、クロック信号Ｂが選択されていてＣＬＳＹ−ＢにＩＤ−Ｂが存在していると、 クロック選択器のマルチプレクサの出力端子でＩＤ−Ｂが見えるので、その位置 でＩＤ−Ｂをカウントすることができる。 ＣＬＳＹ−Ａに位相除去パルスが入っているが位相検出器が故障していると、 クロック選択器３の周波数検出器は、クロック信号Ａからクロック信号Ｂへクロ ックを変更するが、遅延時間が経過するまで変更しない。次に、クロック信号Ｂ が選択されていてＣＬＳＹ−ＢにＩＤ−Ｂが存在していると、このＩＤ−Ｂは時 間的に位相除去パルスの直後に配置されるが、ＣＬＳＹ−Ｂへの変更は周波数検 出器によって実行されたためこの変更には遅れが伴うから、マルチプレクサの出 力端子でＩＤ−Ｂを見ることはできない。図３の詳細な波形図に基づいて、適切 な遅延を選択することができる。これについては、この図で１と８とを含む四角 のあるところを特に参照されたい。クロック信号の選択は、２つのサブセクショ ン間の境界で、たとえば、この境界から１つまたは２つのパルスに相当する時間 で実行される。これが意味していることは、特に考慮されるサブセクション内で 最も適切な期間内にエラーがなかったクロック信号を考慮することにより、位相 エラーＰの殆ど直後に選択が実行されることである。周波数エラーを検出した場 合、上記遅れが、たとえば、クロックレートの少なくとも４周期から５周期であ るとすると、周波数検出器によって検出されているだけの意図的に入れられた位 相エラーは、そのサブセクション境界における新しいクロック信号の選択に含ま れないが、意図的に入れられた位相エラーを考慮することは次の境界のところま で実行されない。 このように、周波数検出器の妨害により試験を失敗させずに、位相除去パルス によって位相検出器だけの保守試験を実行することが可能であり、また、その理 由のため位相検出器が警報信号を与えないようにして、周波数除去パルスによっ て周波数検出器だけの保守試験を実行することも可能である。 各ＣＬＳＹフレームには、１つの位相除去パルスと７つの周波数除去パルスと が配置されている。これが意味することは、クロック選択器は、一つのＣＬＳＹ フレーム内でシーケンスＡ−Ｂ−Ｃを８回通過すること、すなわち、シーケンス Ａ−Ｂ−Ｃは６４ｋＨｚの周波数で通過することである。どちらかといえば高い この周波数の利点は、クロック選択器に到着する３つのクロック信号が、構成部 品が拡散しているため相互に関連する位相が僅かに外れている場合、クロック選 択器の直後で変調されたＣＬＳＹ信号の位相ステップは、比較的低い限界周波数 を使用するＰＬＬ５によって平滑化すなわち平らにされるであろう。ＰＬＬ５は 、選択されたクロック信号をこのような高周波でいつでも変更する関連クロック 選択器３を含む保守試験によって導入される位相ジッタを減少させる。 また、このクロックシステムは、複数のユニットを従属接続できるようにする 。第１のステージＩでは、クロック信号は、常に、発生器１によって発生される 。図１を参照されたい。次のステージ１１では、クロック信号が、プレーンごと に、 発生源１によって発生されたクロック信号の中からクロック選択器３によって選 択され、このクロック信号から高周波クロック信号すなわちシステム・ビット・ クロックおよび同期信号がＰＬＬ５によって取り出されて発生される。これらの 取り出された単純な信号は、このステージＩＩに配置されまたは次のステージＩ ＩＩに配置されてもよいクロック再生器６に送られる。これらの再生器６では、 同期パターン、識別符号、周波数除去シーケンスおよび位相除去シーケンスを導 入することによって、複合クロック信号が再び生成される。これらの新しいクロ ック信号は、次のステージＩＩＩなどのクロック選択器に伝達される。特にいく つかのクロックシステムを従属接続する場合の貴重な利点は、各ステージの各プ レーンにおいて、クロック信号の位相位置の平均をつくることがクロック選択器 ３およびＰＬＬ５によって前のステージのプレーンから実行されることである。 すなわち、あるステージの各プレーンにおいて、前のステージの３つの同一プレ ーンからのクロック信号で平均を作ることが実行され、前のステージのプレーン のクロック信号に対して可能な位相差が平等つまり滑らかになることである。 クロック選択器３の構成が図４のブロック図に示されている。このブロック図 の中央部分には、主として検出器からの異なる信号に基づいて論理的選択を実行 するとともにマルチプレクサを含むクロック選択器制御ユニット７がある。異な る複合クロック信号ＩＤ−Ａ，ＩＤ−Ｂ，ＩＤ−Ｃがクロック選択器ユニット３ に到着する。このような到着信号が検出器９に伝達されると、検出器９は、到着 復号クロック信号のベースバンド信号の高周波が正しいか否かを決定する。また 、検出器９は、到着信号に存在する識別符号を取り出すとともに、識別符号に遭 遇するたびにパルスを供給する。また、検出器９は、入力信号に同期を示すパル スのシーケンスＳが発見されるたびに出力パルスを供給する。 さらに、クロック選択器ユニット３では、高周波すなわちベースバンド周波数 を有するパルスの位相が異なる信号で相互に一致しているか否かおよび同期パタ ーンの位相が異なる信号で相互に一致しているか否かの双方を決定するとともに 一致を検出できないとき信号を供給する位相検出器１１が用意されている。また 、クロック選択器３は、適切なプログラム・ルーチンまたはたとえば状態マシン である対応デバイスと、到着複合クロック信号の異なる検出されたパルスシーケ ン ス用のカウンタ１３と、選択された複合クロック信号の遭遇された識別符号用の カウンタ１４とを備えた監視制御装置１２を含む。また、クロック選択器３の各 種回路は、ローカル・クロック信号、特にクロック回路１０によって示されてい るような１８４ＭＨｚの周波数のクロック信号を使用する。 同期パターン、周波数エラーおよび識別符号用の複合検出器９の構成が、図５ ａのブロック図に示されている。その主要部分は検出器１５であって、この検出 器１５は、到着信号が十分長い時間の間に一定レベルである場合に、識別シーケ ンスが到着信号に遭遇されるか検出されるたびに標準の長さをもつパルスを供給 し、同期パルスシーケンスが検出されるたびに同様なパルスを供給し、さらに同 様なパルスの形をしたエラー信号を供給する。したがって、検出器１５は、図２ および図３にＳおよびＩＤ−Ａ，ＩＤ−Ｂ，ＩＤ−Ｃでそれぞれ表されている信 号セクションをＣＬＳＹ−Ａ信号に検出することになる。また、検出器１５は、 ＦおよびＰで表された信号セクションが遭遇されると、常に信号を供給する。そ の理由は、図３から明らかなように、これらの信号セクション中、パルスの脱落 によることと、その間一定の電圧状態が存在する一定の時間長が到着複合クロッ ク信号のベースバンド周波数の半周期の５つに相当するように選択されているし きい値より長いこととによって、複合クロック信号が相互の後に続く周期中一定 だからである。検出器１５は、シフトレジスタ１７を含み、その入力端子に複合 クロック信号の１つが伝達される。このシフトレジスタにおけるクロックで制御 されるシフト動作は、ローカルに発生される３０ＭＨｚ（厳密には３０．７２Ｍ Ｈｚ）のクロック信号によって実行される。シフトレジスタ１７の異なる複数の 位置は、自身の出力端子に所望の信号を送る復号器１９に接続されている。 また、結合検出器９には、到着複合クロック信号の同期パターンの正確な検出 用の検出器２１が含まれている。これについては、図５ｂから図５ｅの波形図を 比較されたい。正確には、検出された同期パターンの後に来る到着信号中のパル スはこの検出器から送り出される。これについては、図５ｂを参照されたい。こ れを達成するためには、先ず検出器１５が同期パターンを検出すると、検出器１ ５によって供給されるパルスが使用されることであり、このパルスは３０ＭＨｚ の分解能を有する。これについては図５ｃを参照されたい。この短いパルスは、 適切に適応された遅れをもつパルス成形回路２３に供給される。パルス成形回路 ２３から供給された信号は、到着複合クロック信号中の５ＭＨｚのベースバンド 信号の直後に続くパルスを常にカバーするように、適切な長さと時間位置になる 。これについては、図５ｄを参照されたい。次に、この長い信号がＡＮＤゲート ２４に供給され、ＡＮＤゲート２４の別の入力に複合クロック信号ＣＬＳＹ−Ａ が供給されると、図５ｅの波形図に示すように、ＡＮＤゲートから出力パルスが 得られる。 さらに、結合検出器９には、同期パターンの周波数が高すぎるか否かまたは等 価的に２つの同期パターンの間の時間が短すぎないか否かを決定するため、検出 器２５が用意されている。この比較をするため、たとえば１２０ｋＨｚの周波数 のローカル・クロック発生源が使用される。同期パターンの周波数が高すぎると 決定される場合、検出器２５から信号が供給され、この信号がＯＲゲート２６に 送られる。ある種の周波数エラーが検出されたことを示す信号が、ＯＲゲート２ ６の出力端子に供給される。 到着信号がある時間中一定であることが検出されていることを示すため、主検 出器１５で発生された信号は、上に説明してきた機能をもつ遅延回路２８に送ら れる。また、遅延されたエラー信号もＯＲゲート２６の入力に送られる。 結合検出器９に到着する複合クロック信号は、正方向エッジすなわち正の遷移 が到着複合クロック信号に存在するたびにパルスを供給する検出器３１にも送ら れる。このことは、ローカル・クロック発生源から取り出された１８４ＭＨｚの 高周波を使用して到着ＣＬＳＹ信号を標本化することによって、達成される。標 本化中に検出された立上り遷移は、次の検出器３３で使用されるパルスに変換さ れる。検出器３３は、着信パルスの周波数を評価して、決定された周波数が高す ぎる場合に信号を供給する。この供給された信号もＯＲゲート２６に送られる。 位相検出器１１の構成が図６ａに示されている。複合クロック信号ＣＬＳＹ− Ａ，ＣＬＳＹ−Ｂ，ＣＬＳＹ−Ｃと、ここでそれぞれ同期パルスＡ，同期パルス Ｂおよび同期パルスＣと表された、上に説明したような対応する複合クロック信 号から分離されてこの信号の同期セクションの直後にくる個々のパルスとの双方 が、位相検出器１１に到着する。これらの信号はそれぞれ、微分回路２７，２９ に送られる。これらの微分回路は、いくつかのユニットについて述べてきたよう に、内部でローカルに発生される１８４ＭＨｚの周波数によってクロック制御さ れるシフトレジスタ３１’に組み込まれている。図６ｂを参照されたい。シフト レジスタ３１’は、１０ビットの大きさである。シフトレジスタ３１’の９番目 と１０番目の位置は、２つのＡＮＤゲート３３’，３５の反転端子にそれぞれ接 続されているので、これらのゲートの出力端子で、異なる長さの出力パルスが得 られる。着信信号が時間の関数としての波形図で図６ｃに示されている。それは 、一定の時間ハイ論理レベルを続ける。第１のＡＮＤゲート３３’からの出力信 号は、同じように図６ｄに示されており、１８４ＭＨｚのローカル周波数の８周 期から９周期のＵＩ（単位間隔）の長さがあり、短パルスまたはdiff_shortと呼 ばれるパルスを構成している。他のＡＮＤゲート３５からの出力信号は、同じよ うに図６ｅに示されており、上記周期の９つから１０個分の長さがあり、長パル スまたはdiff_long と呼ばれるパルスを構成している。長さが不確定なことは、 影を付けた部分３６によって示されており、１８４ＭＨｚの周波数を有するロー カル・パルス信号と図６ｃの入力信号に関連するその位相位置との別々の性質に 依存する。しかし、長パルスは、常に、短パルスよりも正確に１周期だけ長い。 得られたパルスの始まりは到着信号によって正確に決定され、このパルスの終わ りすなわち立下りエッジは、１８４ＭＨｚの周波数を有するローカルに発生され たクロック信号の対応する遷移に関連している。 クロック信号用の微分ユニット２７からは長微分パルスだけが送り出されるの で、２つの微分ユニットからのこれらのパルスは対になって一致検出器３７に送 られる。３つの同じ一致検出器３７が配置されている。一致検出器３７は、ＡＮ Ｄゲート４３と、このゲートの出力に接続されたパルス成形・遅延回路４５とか ら構成されている。これについては、図６ｆを参照されたい。２つの入力信号Ｉ ｎ１，Ｉｎ２がオーバーラップするパルスを有すると、検出器３７から、１８４ ＭＨｚの高周波のローカルに発生されるクロック信号に関連して取り出される７ ＵＩの長さを常に有するとともに同様な関連で取り出される一定の位相位置を常 に有する出力パルスが得られる。また、この出力パルスの始まりと最初に到着す るパルスの始まりとの間の時間間隔は、１８４ＭＨｚのローカルに発生され るクロック信号の一定数（長さＵＩ）の全周期と、それに加えて、多分そのよう な周期より短い時間間隔とを含む。 一致検出器３７の微分ユニット２７からの長パルスの処理の波形図が、図６ｇ から図６ｉに示されている。まず、１８４ＭＨｚのローカルに発生されるパルス 信号が、時間の関数として、図６ｇから図６ｉの最上段に示されている。その下 段に２つの到着信号Ｉｎ１，Ｉｎ２が示されており、これらの信号の一致を検出 することになる。その下段に、ＡＮＤゲートからの出力信号が示されている。最 下段に、最終的に得られる信号Ｏｕｔが示されている。入力信号のパルスは、図 ６ｇでは６ＵＩよりも長くオーバーラップしており、図６ｈではわずかに１ＵＩ の数分の１だけオーバーラップしている。図６ｉでは、入力信号の間にまったく オーバーラップがないから、出力パルスが得られないことは当然である。 微分された同期パルスを対にして信号を取り出すため、短パルス用の一致検出 器３９および長時間発生される長パルス用の一致検出器４１の２つの同じタイプ の一致検出器が配置されている。 一致検出器３７，３９，４１からの信号のパルスは１８４ＭＨｚのローカルに 発生されるクロック信号の７周期の長さがあり、これらの信号は、到着パルスが それらの間の長すぎる時間間隔を有する場合に信号を供給する監視回路すなわち 検出器５１，５３，５５に伝達される。複合クロック信号のベース周波数に対す る時間間隔は６５０ナノ秒にセットされているが、同期信号の場合、べきしきい 値は１４０マイクロ秒であり、１２５マイクロ秒になるように意図されている同 期信号の周期と比較される。 ５．１２ＭＨｚの信号の５つの半周期の長さを有する周波数除去シーケンスは 位相エラーとして検出されないが、到着クロック信号の５．１２ＭＨｚのベース バンド周波数の７つの半周期を含む位相除去シーケンスは位相警報をトリガして 検出器５１から信号が送り出されるように、複合クロック信号のベース周波数の しきい値は６５０ナノ秒がセットされている。ベースバンド周波数５．１２ＭＨ ｚの５つの半周期は４８０ナノ秒の時間に相当し、７つの半周期は６８３ナノ秒 の時間に相当する。 同期信号の一致は、異なる長さをもつ２つの微分パルス用の間隔監視回路５３ ， ５５でそれぞれ検出される。これらの２つのパルス間の間隔が１４０マイクロ秒 を超過する場合、これらの監視回路５３，５５から出力パルスがそれぞれ供給さ れる。 間隔監視回路５１，５３，５５の構成は、図６ｊに示すようになっていればよ い。カウンタ５２は、たとえば１８４ＭＨｚのローカルに発生されるクロック信 号によってクロック制御される。カウンタ５２の内容は、組合せ回路５４によっ てしきい値と比較される。組合せ回路５４は、しきい値に到達してカウンタ５２ の増分動作が停止すると、この回路の出力信号を供給する。間隔監視回路は、一 致検出器から信号が供給されている場合、リセットしたり起動したりする。 着信信号（同期パルスＡ、同期パルスＢ、同期パルスＣ）の同じ対を受信する ように接続されている検出器回路５３，５５の各対からの出力パルスは、位相エ ラーがしきい値の大きさ以内である場合は同期パターンの位相エラー信号が頻発 されず、それ以外の場合は位相エラー信号が不必要に頻発されることを保証する ヒステリシス回路５７に送られる。このことは、１８４ＭＨｚのローカルに発生 されるクロック信号の位相が、可能な位相エラーが検出されることのある２つの 着信クロック信号の位相と不変な位相関係を有しないことに依存する。図６ｇ， ６ｈによる波形図から決定できるように、微分回路からの８〜９ＵＩの長さを有 する短パルスは、最悪ケースとして、これらのパルスの始まりが９ＵＩより少し 短い時間だけ離れている場合に一致を示す出力信号を出力することがあり、短パ ルスの立上りエッジが８ＵＩよりもやや大きく離れている場合に時間的に一致し ないこと、すなわち、出力パルスなしで位相エラーを示す出力信号を出力するこ とがある。これに対応する条件は、９〜１０ＵＩの長さを有する長パルスに適用 され、この場合、全時間は１ＵＩだけ増加する。 たとえばＣＬＳＹ−ＡおよびＣＬＳＹ−Ｂは、相互間で１ＵＩを含む位相差を もっており、ＣＬＳＹ−Ｃは、ＣＬＳＹ−Ａと関連して８．５ＵＩの位相差をも っており、ＣＬＳＹ−Ｂと関連して９．５ＵＩの位相差をもっている、と仮定し よう。この場合、ＣＬＳＹ−Ｃは他の２つのクロック信号と比較して同相または 位相外れであると解釈することができる。まず、ＣＬＳＹ−Ｃが同相であると決 定されると、クロック選択器は、３つのクロック信号のすべての間で、ＰＬＬ５ の入力信号として選択され送られたクロック信号に常に何らかの平均的な位相を 付与することを周期的に変更する。ある時間の後で、ＰＬＬが１８４ＭＨｚのロ ーカルに発生されるクロック信号に関連して自身の出力位相を変更した場合、Ｃ ＬＳＹ−Ｃは、他の２つのクロック信号に関連してどうしても位相外れになって いると決定される。次に、クロック選択器は、受信クロック信号の新しい平均位 相値になるよう発振を開始するＰＬＬ５に平均位相の別の値を供給して、ＣＬＳ Ｙ−ＡとＣＬＳＹ−Ｂを交互に選択する。さらに、長い時間が経過すると、ＣＬ ＳＹ−Ｃは、他の２つのクロック信号と同相であると判定される。このように判 定されると、長さの差が常に１ＵＩである短パルスおよび長パルスを発生させる ことによっておよびヒステリシス機能を用意することによって除去できるジッタ になる。 ヒステリシス回路の状態図が図６ｋに示されている。ヒステリシス回路は、考 慮される信号が相互に同相である場合に状態マシンが通常とる第１の状態５８と 、信号に位相エラーがある場合にとられる第２の状態５８’との２つの状態を含 む。第２の状態５８’では、この回路から警報信号が供給される。一致回路およ び間隔監視回路によって後に処理される長パルスから一番始めに到着する、微分 回路２９によって発生されたパルスを状態マシンが受信する場合だけ、この状態 マシンは第１の状態から第２の状態に進む。そうすると当然、短パルスから発生 したパルスは常に一斉に受信される。同じように、微分回路２９によって発生さ れた短パルスから一番始めにくるパルスを状態マシンが受信する場合だけ、この 状態マシンは第２の状態から第１の状態に進む。 ヒステリシス機能を示す図が、図６１に示されている。クロック信号の位相差 がＵＩ（ローカル・クロック信号の単位間隔）の単位で横軸に表示されており、 状態マシンの２つの状態５８，５８’が縦軸に表示されている。したがって、ロ ーカル・クロック信号による量子化によって不確実さが決まる場合の位相差が９ 〜１０ＵＩより少し大きくなると、第２の状態への遷移が実行され、位相差が８ 〜９ＵＩより少し小さくなった場合にのみ、第２の状態からの遷移が可能になる 。 ヒステリシス回路５７からの信号が保持回路５９に送られ、長すぎる周期すな わち一致パルス間の時間間隔が長すぎることを示すパルスを保持回路５９がヒス テリシス回路５７から受信すると、保持回路５９は４秒間このパルスを保持し、 少なくとも４秒の長さを有するパルスをその出力端子に供給する。このことは、 図６ｎから図６ｏの波形図によって示されている。すなわち、図６ｎには、保持 回路５９に到着するパルスが示されており、図６ｏには、保持回路によって供給 される、４秒の保証された長さを有するパルスが示されている。 最後に、保持回路５９からのエラー信号がＯＲ回路６１に供給され、複合到着 信号のベース周波数に長すぎる周期が存在しているか否かを示す信号がＯＲ回路 ６１の他の入力端子に供給される。次に、ＯＲ回路６１からの信号は、クロック 選択器制御回路７に供給される。 相互に関連する２つの複合クロック信号ＣＬＳＹ−Ａ，ＣＬＳＹ−Ｂの同期パ ターンの位相エラーを決定する回路が、図６ｍに示されている。これらのクロッ ク信号は、上記ブロック１５の回路に対応する各クロック信号用の個々の復号器 ６０１に供給される。取り出された同期パルスがこの回路から供給されると、そ れは各復号器６０１から短パルス用の微分回路６０３および長パルス用の微分回 路６０５に送られる。この微分回路は上記微分回路２９に対応しており、ローカ ル発信器６０７からの高周波を有する同一クロック信号によってクロック制御さ れる。したがって、両微分回路は、その長さがローカルに発生されるクロック信 号の１周期の差を常に有する微分パルスを供給する。短パルス用の微分回路６０ ３からのパルスは、上に説明した検出器３９に対応するＡＮＤゲート６０５の形 をした第１の一致検出器に送られる。同じように、長パルス用の微分回路６０５ からのパルスは、第２の一致検出器すなわち検出器４１に対応するＡＮＤゲート ６１１に送られる。これについては、図６ａを参照されたい。ＡＮＤゲート６０ ９，９１１からの信号は、上に説明した監視回路５３，５５に対応する時間間隔 監視ユニット６１３，６１５にそれぞれ供給される。最後に、監視回路６１３， ６１５からの信号は、前に説明したヒステリシス回路５７に対応するヒステリシ ス・ユニット６１７に供給され、このヒステリシス・ユニット６１７からの信号 は、上記回路５９に対応しかつ上記回路５９がその入力端子でハイの論理レベル のパルスを受信すると直ちに４秒間保持または維持されるパルスを送り出す保持 回路６１９に供給される。また、このパルスは、この回路全体からの出力信号で あって、供給された相互に関連する信号ＣＬＳＹ−Ａ，ＣＬＳＹ−Ｂの同期パタ ーンの位相エラーが存在することを示している。 過大な位相差が存在している場合に信号を供給する上記に従った検出器の構成 は、到着信号の相互に関連する同期パターンに小さい周波数エラーが存在してい ると、永久エラー信号を出力することを認識することができる。したがって、到 着エラー信号にたとえば１ｐｐｍ以下のオーダの大きさの小さな周波数の差が存 在していると、２つの同期信号の間の位相が変わり、あるときは位相エラー検出 用のしきい値より小さく、またあるときは、しきい値限界以上になる、すなわち 位相エラーを示す信号が周期的に発生するということが明瞭になる。保持回路６ １９，５９をそれぞれ導入することにより、その間エラー信号が発生されない周 期が回路６１７，６１９の保持時間よりもそれぞれ短い場合に一定の位相エラー として、周期的に繰り返される位相エラー信号を発生する周波数エラーが検出さ れるであろう。上に示した周波数と時間の場合、このような周波数エラーは、０ ．０１ｐｐｍ以上の周波数エラーが検出される場合に相当する。 図７ａに、クロック選択器制御装置７が示されている。複合クロック信号ＣＬ ＳＹ−Ａ，ＣＬＳＹ−Ｂ，ＣＬＳＹ−Ｃはマルチプレクサ６３に供給される。複 合クロック信号ＣＬＳＹ−Ａ，ＣＬＳＹ−Ｂ，ＣＬＳＹ−Ｃの周波数エラー信号 は、その複合クロック信号の対応する位相エラー信号を受信する組合せネットワ ーク６７に供給される。組合せネットワーク６７は、クロック信号Ａ，Ｂまたは Ｃにだけ使用可能なことを示す信号、クロック信号Ａ，Ｂにだけ使用可能なこと を示す信号、クロック信号Ｂ，Ｃにだけ使用可能なことを示す信号、クロック信 号Ｃ，Ａにだけ使用可能なことを示す信号およびクロック信号Ａ，Ｂ，Ｃにだけ 使用可能なことを示す信号であることを示す信号をその出力端子に供給する。こ の組合せネットワークの真理値表が、図７ｂに示されている。 この利用信号は、プログラムされた制御方式に従ってマルチプレクサ６３を制 御する状態マシン６９に供給される。この制御方式は、図７ｃの状態図に示され ている。３つの複合クロック信号ＣＬＳＹ−Ａ，ＣＬＳＹ−Ｂ，ＣＬＳＹ−Ｃの １つごとに１つある３つの状態７１，７３，７５が与えられ、この状態では、こ のクロック信号が、選択された信号、すなわちクロック選択器３のすべてから供 給されるべき信号であること、より詳細には、クロック選択器制御装置７から供 給された信号であることがはっきりしている。いくつかの信号、「ＣＬＳＹ−Ｂ だけが使用可能」信号または「ＣＬＳＹ−ＢおよびＣＬＳＹ−Ｃだけが使用可能 」信号が存在している場合、状態マシンは、ＣＬＳＹ−Ａが選択されている状態 ７１から、ＣＬＳＹ−Ｂが選択されている状態７３に移る。「ＣＬＳＹ−Ｃだけ が使用可能」信号が存在している場合、状態マシンは、ＣＬＳＹ−Ａが選択され ている状態７１から、ＣＬＳＹ−Ｃが選択されている状態７５に移る。「ＣＬＳ Ｙ−Ｃだけが使用可能」信号または「ＣＬＳＹ−ＣおよびＣＬＳＹ−Ａだけが使 用可能」信号が存在している場合には、状態マシンは、ＣＬＳＹ−Ｂが選択され ている状態７３から、ＣＬＳＹ−Ｃが選択されている状態７５に移る。「ＣＬＳ Ｙ−Ａだけが使用可能」信号が存在している場合には、状態マシンは、ＣＬＳＹ −Ｂが選択されている状態７３から、ＣＬＳＹ−Ａが選択されている状態７１に 移る。「ＣＬＳＹ−Ａだけが使用可能」信号または「ＣＬＳＹ−ＡおよびＣＬＳ Ｙ−Ｂだけが使用可能」信号が存在している場合には、状態マシンは、ＣＬＳＹ −Ｃが選択されている状態７５から、ＣＬＳＹ−Ａが選択されている状態７１に 移る。「ＣＬＳＹ−Ｂだけが使用可能」信号が存在している場合には、状態マシ ンは、ＣＬＳＹ−Ｃが選択されている状態７５から、ＣＬＳＹ−Ｂが選択されて いる状態７３に移る。 マルチプレクサ６３によって選択された複合クロック信号は、システム・ビッ ト・クロックおよび同期レートを引き出すために対応する位相同期ループ回路に 供給されるが、これらのシステム・ビット・クロックおよび同期レートは各プレ ーンに分配され、さらに、従属接続されたユニットがある場合には再生器６にも 分配される。これについては、図１を参照されたい。選択されたクロック信号か ら、検出器回路７７において、遭遇する可能性のある識別符号および同期パター ンが、監視ユニット１２によって処理されるため、カウント・レジスタ１４，６ ７をそれぞれ増分するために遭遇されるたびにカウント・パルスを供給するため に取り出される。この動作については、図４を参照されたい。 また、点線で示されているように、考慮される時間に選択されたクロック信号 として有効な識別符号に対応するカウント・パルスと、カウンタを更新するため の到着同期パルスに対応するカウントパルスとが、状態マシン６９によって直接 供給されてもよいであろう。 上に考察したサブシステムのプレーンのいくつかの構成ユニットを模式的に示 す模式図が、図８に示されている。複合クロック信号ＣＬＳＹ−Ａ，ＣＬＳＹ− Ｂ，ＣＬＳＹ−Ｃは、マルチプレクサすなわちスイッチ６３に到着する。このマ ルチプレクサ６３は、状態マシン６９からの信号によって制御され、出力信号す なわち選択された信号として、ほぼ規則正しく繰り返される時間にＣＬＳＹ−Ａ →ＣＬＳＹ−Ｂ→ＣＬＳＹ−Ｃ→ＣＬＳＹ−Ａ→ＣＬＳＹ−Ｂ→ＣＬＳＹ−Ｃ.. .のように周期的なパターンで到着クロック信号間で変わるクロック信号を常時 供給する。 ここでは、状態マシン６９は制御ユニット７０に組み込まれているものとして 示されているが、制御ユニット７０には、状態マシンだけでなく組合せネットワ ーク６７も含まれている。制御ユニット７０は、入力信号として、同期パターン 、周波数エラーおよびＩＤ検出器９からおよび位相エラー検出器１１からのクロ ック信号Ａの周波数エラー、クロック信号Ｂの周波数エラー、クロック信号Ｃの 周波数エラー、クロック信号Ａの位相エラー、クロック信号Ｂの位相エラー、ク ロック信号Ｃの位相エラーに関連する警報信号を受信する。最初に説明した複合 検出器９は、ここではブロック９’，９”に分割されて示されており、前者は周 波数エラー信号を供給し、後者は、受信されたＩＤパルスの数用のレジスタ１３ を増分するため、検出された予め選択された識別符号用の信号を送り出す。制御 ユニット７０への入力信号は、組合せネットワーク６７を介して状態マシン６９ の異なる状態の間の遷移を決定する。また、スイッチ６３によって選択された複 合クロック信号のＩＤパルスは、レジスタ１４を増分するため、同期パターン・ ＩＤ検出器７７によって決定される。また、この検出器は、受信されたすなわち 検出された同期パターンの数を示す格納された値を含むレジスタ６７を増分する 信号を供給する。また、選択されたクロック信号は、システム・ビット・クロッ ク・パルスおよび同期パルスを取り出すため、位相同期ループ回路ＰＬＬ５に送 られる。 また、ここでは、メモリに内蔵されたプログラム手段８１によって制御される プロセッサの形で、制御・監視ユニット７９が示されている。制御・監視ユニッ ト７９は、周期的に繰り返される機会に各種の値を監視して、これらの値が期待 値どおりであるか否かということと、これらの値が期待値と異なる場合に何らか の上位ユニットまたはオペレータに警報信号を送るべきか否かということとを決 定するため、これら各種の値は、これらの瞬間に異なるレジスタ１３，１４，６ ７に格納される。

───────────────────────────────────────────────────── 【要約の続き】 合は、選択されたクロック信号の平均位相位置に関する 位相跳躍の大きさが減少する。

Claims (1)

1. 【特許請求の範囲】 １．電子システムのサブシステムにクロック信号を供給する方法であって、 実質的に同じタイミング情報を含んでいる少なくとも２つのクロック信号が異 なるクロック発生源によって発生されるステップと、 前記クロック信号が、第１のサブシステムに到着するクロック信号として、異 なる独立のラインまたはチャネルに供給されるステップと、 前記第１のサブシステムが、前記到着するクロック信号の中からの一つのクロ ック信号の選択を実行するステップと、 を含む方法において、 前記第１のサブシステムは、前記選択を実行することができる少なくとも２つ の信号が存在している場合には、前記受信されたクロック信号の中から新しい選 択されたクロック信号にいつでも変わることができ、それによって、前記第１の サブシステムにおいて、クロック信号のいくつかの変更を含む時間に関し前記到 着するクロック信号の位相位置の時間の平均が得られることを特徴とする方法。 ２．請求項１記載の方法であって、新しい選択されたクロック信号に対する変 更は、使用可能な到着するクロック信号間で周期的におよび／または時間的に規 則正しく実行されることを特徴とする方法。 ３．請求項１または２記載の方法であって、 各瞬間に選択された前記クロック信号は、第２のクロック信号を発生する位相 同期ループに与えられ、 新しい選択されたクロック信号に対する変更は頻繁に実行され、かつ、前記第 ２のクロック信号の位相位置が実質的にジッタの影響を受けないように前記位相 同期ループが配置されている、 ことを特徴とする方法。 ４．請求項３記載の方法であって、前記位相同期ループは、新しいクロック信 号の選択に対して前記新しい到着するクロック信号の前記位相位置に限定された 程度まで適応する時間を前記位相同期ループがもつだけの時定数をもっているこ とを特徴とする方法。 ５．請求項１乃至４のいずれかに記載の方法であって、前記第１のサブシステ ムは、前記受信された到着するクロック信号を評価して、これらのクロック信号 が正しいことを決定し、正しいと判明したクロック信号の中でだけクロック信号 の選択が実行される、ことを特徴とする方法。 ６．請求項５記載の方法であって、 前記到着クロック信号のすべてが、人為的エラーを有するように供給され、 前記第１のサブシステムにおける評価において前記人為的エラーが発見され、 それによりクロック信号の変更が実行されることによって、クロック信号の永続 的変更が実行されるように、前記エラーが入れられる、 ことを特徴とする方法。 ７．請求項１乃至６のいずれかに記載の方法であって、前記第１のサブシステ ムにおいて、前記到着するクロック信号が評価され、並行して得られる少なくと も２つの選択されたクロック信号を発生するために相互に独立に動作する少なく とも２つの異なる処理によってまたは該処理で独立かつ並行して前記到着するク ロック信号の１つが選択されることを特徴とする方法。 ８．請求項７記載の方法であって、前記サブシステムにおいてクロック信号を 選択する異なる独立な処理の数は、該クロック信号が該サブシステムに到着する ラインまたはチャネルの数に等しいことを特徴とする方法。 ９．請求項７または８記載の方法であって、前記サブシステムにおける信号の 選択は、独立な処理が実行される相互に独立に動作する少なくとも２つの異なる 選択器ユニットでまたは該選択器ユニットによって実行され、該異なる選択器ユ ニットの数は、前記サブシステムに到着する前記異なる独立なラインまたはチャ ネルの数に等しいことを特徴とする方法。 10．請求項７乃至９のいずれかに記載の方法であって、前記少なくとも２つの 独立に選択された信号は、１つがそれ自身の独立まラインまたはチャネルで第２ のサブシステムに到着するクロック信号の中に含まれるように該第２のサブシス テムに供給されるかまたは送られ、該第２のサブシステムにおけるクロック信号 の変更が、前記第１のサブシステムと実質的に同じように実行されることを特徴 とする方法。 11．情報の処理および／または異なる局における処理の実行および／または局 間における情報の転送において、制御にクロック信号が使用されるネットワーク または設備であって、 実質的に同じタイミング情報を含むクロック信号を発生させる少なくとも２つ のクロック発生源と、 第１のサブシステムと 各クロック発生源から前記第１のサブシステムまでの、該第１のサブシステム に到着するクロック信号としてクロック信号を供給する個別ラインまたは異なる 独立通信チャネルと、 前記受信されたクロック信号の中からの一つのクロック信号の選択を実行する 、前記第１のサブシステムの選択器手段と、 を含むネットワークまたは設備において、 前記第１のサブシステムの前記選択器手段によって選択された前記クロック信 号が、前記選択が実行され得る少なくとも２つの受信されたクロック信号が存在 している場合に、新しい選択されたクロック信号にいつでも交換され、それによ り、前記第１のサブシステムにおいて、クロック信号のいくつかの変更を含む時 間に関する前記クロック信号の位相位置の時間平均が得られることを達成させる 、前記第１のサブシステムの前記選択器手段を含む手段を特徴とするネットワー クまたは設備。 12．請求項１１記載のネットワークまたは設備であって、前記第１のサブシス テムにおいて新しい選択されたクロック信号に変える手段は、周期的におよび／ または時間的に規則正しく新しい選択されたクロック信号に変えるように配置さ れていることを特徴とするネットワークまたは設備。 13．請求項１１または１２記載のネットワークまたは設備であって、 各瞬間に選択されたクロック信号を位相同期ループに伝達するために前記選択 器手段からラインが配置されており、かつ、第２のクロック信号を発生するよう に配置されている、位相同期ループと、 新しいクロック信号に変える手段は、前記変更を非常に頻繁に実行するように なっており、かつ、前記位相同期ループが、前記第２のクロック信号の位相位置 が実質的にジッタの影響を受けないように配置されている、 ことを特徴とするネットワークまたは設備。 14．請求項１３記載のネットワークまたは設備であって、新しい選択されたク ロック信号への変更に対して前記新しいクロック信号の位相位置に限定された程 度まで適応する時間を位相同期ループが有するだけの時定数を前記位相同期ルー プが有することを特徴とする方法。 15．請求項１１乃至１４のいずれかに記載のネットワークまたは設備であって 、 クロック信号が正しいことを決定するために前記受信されたクロック信号を比 較して評価する、前記第１のサブシステムの比較・評価手段と、 前記選択器手段が、前記比較・評価手段に接続され、該記比較・評価手段によ って正しいと判明されたクロック信号の中からだけ新しいクロック信号の選択を 実行する、 ことを特徴とするネットワークまたは設備。 16．請求項１１乃至１５のいずれか記載のネットワークまたは設備であって、 前記第１のサブシステムにおいて前記クロック信号をいつでも変更する手段は、 人為的エラーをもつクロック信号が前記第１のサブシステムの前記比較・評価手 段によって検出され、エラーを発見すると、前記第１のサブシステムの前記選択 器手段が新しいクロック信号を選択することにより、いつでもクロック信号を変 更することが達成されるように、全クロック信号に人為的エラーを供給してエラ ーを入れるように配置されている前記クロック発生源を含むことを特徴とするネ ットワークまたは設備。 17．請求項１５または１６記載のネットワークまたは設備であって、前記第１ のサブシステムの前記比較・評価手段は、独立かつ並行して動作する少なくとも ２つのユニットを含むことを特徴とするネットワークまたは設備。 18．請求項１７記載のネットワークまたは設備であって、前記第１のサブシス テムの前記比較・評価手段は、該第１のサブシステムに到着しているクロック信 号と等しい数の独立かつ並行して動作するユニットを含むことを特徴とするネッ トワークまたは設備。 19．請求項１５乃至１８のいずれかに記載のネットワークまたは設備であって 、 独立して動作する、前記第１のサブシステムの前記選択器手段に含まれた少な くとも２つの選択器ユニットと、 前記第１のサブシステムに配置された、独立して動作している前記少なくとも ２つの選択器ユニットのそれぞれに前記到着する独立したラインまたはチャネル のすべてで前記信号を伝達するラインと、 並行して得られるいくつかの選択されたクロック信号を発生するため、別の選 択器ユニット／複数の他の選択器ユニットと独立かつ並行して、前記到着する信 号の中からの一つのクロック信号の選択を実行するように配置されている各選択 器ユニットと、 を特徴とするネットワークまたは設備。 20．請求項１９記載のネットワークまたは設備であって、前記第１のサブシス テムの前記選択器手段は、該第１のサブシステムに到着しているクロック信号と 等しい数の独立かつ並行して動作する選択器ユニットを含むことを特徴とするネ ットワークまたは設備。 21．請求項１９または２０記載のネットワークまたは設備であって、 前記第１のサブシステムと実質的に同様な、選択器手段を含む第２のサブシス テムと、 該第２のサブシステムに到着するクロック信号に含まれており、前記選択器ユ ニットによって独立かつ並行して選択された少なくとも２つのクロック信号を供 給するため、前記第１のサブシステムの前記選択器手段に含まれている各選択器 ユニットからの個別ラインまたは異なる独立伝送チャネルと、 を特徴とするネットワークまたは設備。