JPH02213153A - ブロック配置処理方式 - Google Patents
ブロック配置処理方式Info
- Publication number
- JPH02213153A JPH02213153A JP1034117A JP3411789A JPH02213153A JP H02213153 A JPH02213153 A JP H02213153A JP 1034117 A JP1034117 A JP 1034117A JP 3411789 A JP3411789 A JP 3411789A JP H02213153 A JPH02213153 A JP H02213153A
- Authority
- JP
- Japan
- Prior art keywords
- block
- signal line
- virtual signal
- information
- logical connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はブロック配置処理方式に関し、特にＬＳ Ｉ
（Ｌａｒｇａ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ
ｃｉｒｃｕｉｔ） ＋ プリント基板等の配置単位
となるブロックの配置処理を行うブロック配置処理方式
に関する。
（Ｌａｒｇａ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ
ｃｉｒｃｕｉｔ） ＋ プリント基板等の配置単位
となるブロックの配置処理を行うブロック配置処理方式
に関する。
従来、この種のブロック配置処理方式では、ブロック間
の距離をできる限り平均的に短くするために既装置ブロ
ックとの論理接続関係のみから予め決められた評価関数
に従ってブロックを配置していた（参考文献「論理１置
のＣＡＤＪ 、情報処理学会、昭和５６年３月２０日発
行）。
の距離をできる限り平均的に短くするために既装置ブロ
ックとの論理接続関係のみから予め決められた評価関数
に従ってブロックを配置していた（参考文献「論理１置
のＣＡＤＪ 、情報処理学会、昭和５６年３月２０日発
行）。
近年、高速５高性能のＬＳ １．プリント基板等が要求
されるようになっており、遅延時間を短縮するために？
ｊ［数個のブロックをまたぐブロック間のネット（クリ
ティカルバス）の配線長の制限が必要になってきている
。したがって、ブロック配置手段においてもクリティカ
ルバス上のブロンクについては、ブロック間の距離をあ
る一定の値以下にする処理が必要になってきている。
されるようになっており、遅延時間を短縮するために？
ｊ［数個のブロックをまたぐブロック間のネット（クリ
ティカルバス）の配線長の制限が必要になってきている
。したがって、ブロック配置手段においてもクリティカ
ルバス上のブロンクについては、ブロック間の距離をあ
る一定の値以下にする処理が必要になってきている。
上述した従来のブロック配置処理方式では、論理接続関
係のみから予め決められた評価関数に従ってブロックを
配置していたので、ブロック間隔を平均的に短くするた
めには有効である（事実、ブロック配置処理の評価関数
として総配線長最小化が採用されるのが一般的である）
が、ブロック間隔をある一定の値以下にするためにはブ
ロックの配置終了後に特定ブロック間の距離を調べ、条
件に合致しない場合は配置結果の修正が必要になるとい
う欠点がある。
係のみから予め決められた評価関数に従ってブロックを
配置していたので、ブロック間隔を平均的に短くするた
めには有効である（事実、ブロック配置処理の評価関数
として総配線長最小化が採用されるのが一般的である）
が、ブロック間隔をある一定の値以下にするためにはブ
ロックの配置終了後に特定ブロック間の距離を調べ、条
件に合致しない場合は配置結果の修正が必要になるとい
う欠点がある。
本発明の目的は、上述の点にルみ、ブロックの配置処理
中に予め電気的に解析されたブロック間の信号伝搬情報
を入力して仮想的な接続関係を論理接続情報に追加して
配置処理を行うことにより、高速、高性能なＬＳＩ，プ
リント基板等の設計時に必要となるクリティカルパスの
配線長の制限を満たすブロック配置処理方式を提供する
ことにあ（課題を解決するための手段〕 本発明のブロック配置処理方式は、ＬＳＩ、プリント基
板等の配置単位となるブロックの配置処理を行うブロッ
ク配置処理方式において、ブロック間の論理接続情報が
入力されているときに予め電気的に解析された特定ブロ
ック間の信号伝搬情報を入力して仮想信号線を結線する
仮想信号線結線手段と、この仮想信号線結線手段により
結線された仮想信号線の線長制限を考慮して必要に応じ
て仮想信号線に重みを与えた上で論理接続情報に仮想信
号線情報を追加する接続情報出力手段と、この接続情報
出力手段により仮想信号線情報が追加された論理接続情
報を基にブロックの初期配置処理および改良配置処理を
実行するブロック配置手段とを有する。
中に予め電気的に解析されたブロック間の信号伝搬情報
を入力して仮想的な接続関係を論理接続情報に追加して
配置処理を行うことにより、高速、高性能なＬＳＩ，プ
リント基板等の設計時に必要となるクリティカルパスの
配線長の制限を満たすブロック配置処理方式を提供する
ことにあ（課題を解決するための手段〕 本発明のブロック配置処理方式は、ＬＳＩ、プリント基
板等の配置単位となるブロックの配置処理を行うブロッ
ク配置処理方式において、ブロック間の論理接続情報が
入力されているときに予め電気的に解析された特定ブロ
ック間の信号伝搬情報を入力して仮想信号線を結線する
仮想信号線結線手段と、この仮想信号線結線手段により
結線された仮想信号線の線長制限を考慮して必要に応じ
て仮想信号線に重みを与えた上で論理接続情報に仮想信
号線情報を追加する接続情報出力手段と、この接続情報
出力手段により仮想信号線情報が追加された論理接続情
報を基にブロックの初期配置処理および改良配置処理を
実行するブロック配置手段とを有する。
本発明のブロック配置処理方式では、仮想信号線結線手
段がブロック間の論理接続情報が入力されているときに
予め電気的に解析された特定ブロック間の信号伝搬情報
を人力して仮想信号線を結線し、接続情報出力手段が仮
想信号線結線手段により結線された仮想信号線の線長制
限を考慮して必要に応じて仮想信号線に重みを与えた上
で論理接続情報に仮想信号線情報を追加し、ブロック配
置手段が接続情報出力手段により仮想信号線情報が追加
された論理接続情報を基にブロックの初期配置処理およ
び改良配置処理を実行する。
段がブロック間の論理接続情報が入力されているときに
予め電気的に解析された特定ブロック間の信号伝搬情報
を人力して仮想信号線を結線し、接続情報出力手段が仮
想信号線結線手段により結線された仮想信号線の線長制
限を考慮して必要に応じて仮想信号線に重みを与えた上
で論理接続情報に仮想信号線情報を追加し、ブロック配
置手段が接続情報出力手段により仮想信号線情報が追加
された論理接続情報を基にブロックの初期配置処理およ
び改良配置処理を実行する。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例のブロック配置処理方式の
構成および処理の流れを示す図である。
構成および処理の流れを示す図である。
本実施例のブロック配置処理方式は、仮想信号線結線手
段ｌと、接続情報出力手段２と、ブロック配置手段３と
から構成されている。
段ｌと、接続情報出力手段２と、ブロック配置手段３と
から構成されている。
また、本実施例のブロック配置処理方式における処理は
、論理接続情報入力ステップ１１と、特定ブロック間信
号伝搬情報人カステップ１２と、仮想信号線結線ステッ
プ１３と、仮想信号線選択ステップ１４と、線長制限有
無判定ステップ１５と、重み付加ステップ１６と、仮想
信号線情報追加判定ステップ１７と、仮想信号線情報追
加ステップ】８と、ブロック配置処理実行ステップ１９
とからなる。
、論理接続情報入力ステップ１１と、特定ブロック間信
号伝搬情報人カステップ１２と、仮想信号線結線ステッ
プ１３と、仮想信号線選択ステップ１４と、線長制限有
無判定ステップ１５と、重み付加ステップ１６と、仮想
信号線情報追加判定ステップ１７と、仮想信号線情報追
加ステップ】８と、ブロック配置処理実行ステップ１９
とからなる。
次に、このように構成された本実施例のブロック配置処
理方式の動作について説明する。
理方式の動作について説明する。
仮想信号締結線手段１は、配置処理を行うブロックの他
のブロックとの論理接続関係を示す論理接続情報を人力
しくステップ１１）、予め電気的に解析されたフリップ
フロンプブロソク等の特定ブロック間の信号伝搬情報を
人力する（ステップ１２）０次に、仮想信号線結線手段
Ｉは、特定ブロック間に仮想的な信号＆Ｊｌ（以下、仮
想信号線と称する）を結線して（ステップ１３）、制御
を接続情報出力手段２に渡す。
のブロックとの論理接続関係を示す論理接続情報を人力
しくステップ１１）、予め電気的に解析されたフリップ
フロンプブロソク等の特定ブロック間の信号伝搬情報を
人力する（ステップ１２）０次に、仮想信号線結線手段
Ｉは、特定ブロック間に仮想的な信号＆Ｊｌ（以下、仮
想信号線と称する）を結線して（ステップ１３）、制御
を接続情報出力手段２に渡す。
仮想信号線結線手段１から制御を渡された接続情報出力
手段２は、仮想信号線を１つ選択する（ステップ１４）
、このとき、選択すべき仮想信号線がなければ、接続情
報出力手段２は、制ｍをブロック配置手段３に渡す。
手段２は、仮想信号線を１つ選択する（ステップ１４）
、このとき、選択すべき仮想信号線がなければ、接続情
報出力手段２は、制ｍをブロック配置手段３に渡す。
次に、接続情報出力手段２は、仮９！！、信号線が結線
された特定ブロック間に線長制限が存在するか否かを調
べる（ステップ１５）、線長制限が存在すれば、接続情
報出力手段２は、必要に応じて予め決められた評価関数
に従って仮想信号線に重みを与えて（ステップ１６）、
仮想信号線情報を論理接続情報に追加しくステップ１日
）、制御をステップ１４に戻す、線長制限が存在しなけ
れば、接続情報出力手段２は、論理接続情報に仮想４３
号線情報を追加するか否かを判断しくステップ１７）、
仮想信号線情報を追加する場合には制御をステップ１８
に進め、仮想信号線情報を追加しない場合には制御をス
テップ１４に戻す。
された特定ブロック間に線長制限が存在するか否かを調
べる（ステップ１５）、線長制限が存在すれば、接続情
報出力手段２は、必要に応じて予め決められた評価関数
に従って仮想信号線に重みを与えて（ステップ１６）、
仮想信号線情報を論理接続情報に追加しくステップ１日
）、制御をステップ１４に戻す、線長制限が存在しなけ
れば、接続情報出力手段２は、論理接続情報に仮想４３
号線情報を追加するか否かを判断しくステップ１７）、
仮想信号線情報を追加する場合には制御をステップ１８
に進め、仮想信号線情報を追加しない場合には制御をス
テップ１４に戻す。
接続情報出力手段２から制御を渡されたブロック配置手
段３は、論理接続情報を基にブロックの配置処理を行う
（ステップ１９）。
段３は、論理接続情報を基にブロックの配置処理を行う
（ステップ１９）。
次に、例えば、第２図に示すように、すでにブロックＢ
ｌ、Ｂ２．Ｂ３．Ｂ４、Ｂ５およびＢ６が配置されてい
る場合にブロックＢｌを再配置する場合を考える。
ｌ、Ｂ２．Ｂ３．Ｂ４、Ｂ５およびＢ６が配置されてい
る場合にブロックＢｌを再配置する場合を考える。
ここで、ブロックＢ１は、信号＆１ｌＳｌで接続される
ブロックＢ３と、信号線Ｓ２およびＢ５で接続されるブ
ロックＢ４およびＢ５との間に論理的接続関係がある。
ブロックＢ３と、信号線Ｓ２およびＢ５で接続されるブ
ロックＢ４およびＢ５との間に論理的接続関係がある。
また、ブロックＢｌおよびブロックＢ２は、予め信号伝
搬情報が電気的に解析された線長間係を考慮する特定ブ
ロックであるとする。
搬情報が電気的に解析された線長間係を考慮する特定ブ
ロックであるとする。
仮想信号線結線手段１は、ブロックＢ１の論理接続情報
、すなわち信号＆＠Ｓｌ、Ｓ２およびＢ５の情報を入力
する（ステップ１１） 、次に、仮想信号線結線手段１
は、特定ブロックＢｌおよび特定ブロックＢ２の間の信
号伝搬情報を入力しくステップ１２）、特定ブロックＢ
ｌと特定ブロックＢ２との間に仮想信号線ＶＳＩを結線
して（ステップ１３）、制御を接続情報出力手段２に渡
す。
、すなわち信号＆＠Ｓｌ、Ｓ２およびＢ５の情報を入力
する（ステップ１１） 、次に、仮想信号線結線手段１
は、特定ブロックＢｌおよび特定ブロックＢ２の間の信
号伝搬情報を入力しくステップ１２）、特定ブロックＢ
ｌと特定ブロックＢ２との間に仮想信号線ＶＳＩを結線
して（ステップ１３）、制御を接続情報出力手段２に渡
す。
仮想信号線結線手段ｌから制御を渡された接続情報出力
手段２は、仮想信号線ＶＳＩを選択して（ステップ１４
）、仮想４３号線ＶＳＩにより結線された特定ブロック
Ｂ２との間に線長制限があると判定する（ステップ１５
）０次に、接続情報出力手段２は、必要に応じて予め決
められた評価関数に従って仮想信号ｖＡＶｓ１に重みを
与えて（ステップ１６）、仮想信号線ＶＳＩの仮想信号
線情報をステップ１１で入力された論理接続情報に追加
する（ステップ１８）、続いて、ステップ１４に制御が
戻り、選択すべき仮想信号線がないので、接続情報出力
手段２は、ブロック配置手段３に制御を渡す。
手段２は、仮想信号線ＶＳＩを選択して（ステップ１４
）、仮想４３号線ＶＳＩにより結線された特定ブロック
Ｂ２との間に線長制限があると判定する（ステップ１５
）０次に、接続情報出力手段２は、必要に応じて予め決
められた評価関数に従って仮想信号ｖＡＶｓ１に重みを
与えて（ステップ１６）、仮想信号線ＶＳＩの仮想信号
線情報をステップ１１で入力された論理接続情報に追加
する（ステップ１８）、続いて、ステップ１４に制御が
戻り、選択すべき仮想信号線がないので、接続情報出力
手段２は、ブロック配置手段３に制御を渡す。
接続情報出力手段２から制御を渡されたブロック配置手
段３は、仮想信号線ＶＳＩの仮想信号線情報が追加され
た論理接続情報を基にブロックＢｌの配置処理を実行す
る（ステップ１９）。
段３は、仮想信号線ＶＳＩの仮想信号線情報が追加され
た論理接続情報を基にブロックＢｌの配置処理を実行す
る（ステップ１９）。
ここでは、ブロックＢｌが予め信号伝搬情報が電気的に
解析された線長間係を考慮する特定ブロックであるので
、ブロックＢ３．Ｂ４およびＢ５との論理接続情報にブ
ロックＢ２との配線長の制限がある仮想信号線ｖｓｉの
仮想信号線情報が追加されている。したがって、ステッ
プ１６の処理で仮想信号線ｖＳｌに重みが付加されてい
ない状態のときには、信号線Ｓｔ、Ｓ２およびＢ５と仮
想信号線ｖＳ１との情報により、ブロックＢ３．Ｂ４、
Ｂ５およびＢ２の重心位置Ｇ１がブロックＢｌの改良配
置候補位置となっている。また、ステップ１６の処理で
、仮想信号線ＶＳｔに正の重みを与えると、例えば、ブ
ロックＢ’３．Ｂ４．Ｂ５およびＢ２の重心位置Ｇ３が
改良配置候補位置となり、仮想信号線ＶＳＩに負の重み
を与えると、例えば、ブロックＢ３．Ｂ４．Ｂ５’およ
びＢ２の重心位置Ｇ４が改良配置候補位置となる。
解析された線長間係を考慮する特定ブロックであるので
、ブロックＢ３．Ｂ４およびＢ５との論理接続情報にブ
ロックＢ２との配線長の制限がある仮想信号線ｖｓｉの
仮想信号線情報が追加されている。したがって、ステッ
プ１６の処理で仮想信号線ｖＳｌに重みが付加されてい
ない状態のときには、信号線Ｓｔ、Ｓ２およびＢ５と仮
想信号線ｖＳ１との情報により、ブロックＢ３．Ｂ４、
Ｂ５およびＢ２の重心位置Ｇ１がブロックＢｌの改良配
置候補位置となっている。また、ステップ１６の処理で
、仮想信号線ＶＳｔに正の重みを与えると、例えば、ブ
ロックＢ’３．Ｂ４．Ｂ５およびＢ２の重心位置Ｇ３が
改良配置候補位置となり、仮想信号線ＶＳＩに負の重み
を与えると、例えば、ブロックＢ３．Ｂ４．Ｂ５’およ
びＢ２の重心位置Ｇ４が改良配置候補位置となる。
このことにより、仮想信号線の重みを与える評価関数を
場合に応じて操作することにより、クリティカルバスの
配線長が短くなるような配置結果を生むことも可能であ
るし、また逆にクリティカルバスの配線長が長くなるよ
うな配置結果を生むことも可能であることがわかる。
場合に応じて操作することにより、クリティカルバスの
配線長が短くなるような配置結果を生むことも可能であ
るし、また逆にクリティカルバスの配線長が長くなるよ
うな配置結果を生むことも可能であることがわかる。
一方、従来のブロック配置処理方式では、論理接続情報
に仮想信号ＩＶｓＩの情報が付加されないので、ブロッ
クＢ３．ブロックＢ４およびブロックＢ５の重心位置Ｇ
２が改良配置候補位置となる。
に仮想信号ＩＶｓＩの情報が付加されないので、ブロッ
クＢ３．ブロックＢ４およびブロックＢ５の重心位置Ｇ
２が改良配置候補位置となる。
従来のブロック配置処理方式による改良配置候補位置で
ある重心位置Ｇ２にブロックＢ１が改良配置された図を
第４図に示す。
ある重心位置Ｇ２にブロックＢ１が改良配置された図を
第４図に示す。
例えば、本実施例のブロック配置処理方式により、ブロ
ックＢ１が第３図に示すように改良配置されたとすると
、ブロックＢｌとブロックＢ２との間のクリティカルバ
スＣＰ！（信号線Ｓ２．信号線Ｓ３および信号ｍｓ４の
和）の配線長は、従来のブロック配置処理方式によりブ
ロックＢ１が改良配置された第４図のブロックＢ１とブ
ロックＢ２との間のクリティカルバスＣＰ２の線長より
も短くなっている。
ックＢ１が第３図に示すように改良配置されたとすると
、ブロックＢｌとブロックＢ２との間のクリティカルバ
スＣＰ！（信号線Ｓ２．信号線Ｓ３および信号ｍｓ４の
和）の配線長は、従来のブロック配置処理方式によりブ
ロックＢ１が改良配置された第４図のブロックＢ１とブ
ロックＢ２との間のクリティカルバスＣＰ２の線長より
も短くなっている。
なお、本発明のブロック配置処理方式は、プログラムを
作成してコンピュータ上で動作させることにより実現す
ることもできるし、ハードウェア化して動作させること
により実現することもできる。
作成してコンピュータ上で動作させることにより実現す
ることもできるし、ハードウェア化して動作させること
により実現することもできる。
以上説明したように本発明は、予め電気的に解析された
特定ブロック間の信号伝搬情報を入力して仮想的な接続
関係を論理接続情報に追加してブロックの配置処理を行
うことにより、高速、高性能なＬＳＩ、プリント基板等
の設計時に必要となるクリティカルバスの配線長の制限
を満たすことができるという効果がある。
特定ブロック間の信号伝搬情報を入力して仮想的な接続
関係を論理接続情報に追加してブロックの配置処理を行
うことにより、高速、高性能なＬＳＩ、プリント基板等
の設計時に必要となるクリティカルバスの配線長の制限
を満たすことができるという効果がある。
第１図は本発明の一実施例のブロック配置処理方式の構
成および処理の流れを示す図、第２図は本実施例のブロ
ック配置処理方式における処理を説明するための図、 第３図は本実施例のブロック配置処理方式によるブロッ
クの配置結果の一例を示す図、第４図は従来のブロック
配置処理方式によるブロックの配置結果の一例を示す図
である。 図において、 ｌ・・・仮想信号線結線手段、 ２・・・接続情報出力手段、 ３・・・ブロック配置手段、 Ｂ１−８６・・・ブロック、 ８１〜Ｓ５・・・信号線、 ＶＳＩ・・・・・仮想信号線、 ０１〜Ｇ４・・・重心位置、 ＣＰＩ、ＣＦ２・クリティカルバスである。
成および処理の流れを示す図、第２図は本実施例のブロ
ック配置処理方式における処理を説明するための図、 第３図は本実施例のブロック配置処理方式によるブロッ
クの配置結果の一例を示す図、第４図は従来のブロック
配置処理方式によるブロックの配置結果の一例を示す図
である。 図において、 ｌ・・・仮想信号線結線手段、 ２・・・接続情報出力手段、 ３・・・ブロック配置手段、 Ｂ１−８６・・・ブロック、 ８１〜Ｓ５・・・信号線、 ＶＳＩ・・・・・仮想信号線、 ０１〜Ｇ４・・・重心位置、 ＣＰＩ、ＣＦ２・クリティカルバスである。
Claims (1)
- 【特許請求の範囲】 ＬＳＩ，プリント基板等の配置単位となるブロックの配
置処理を行うブロック配置処理方式において、 ブロック間の論理接続情報が入力されているときに予め
電気的に解析された特定ブロック間の信号伝搬情報を入
力して仮想信号線を結線する仮想信号線結線手段と、 この仮想信号線結線手段により結線された仮想信号線の
線長制限を考慮して必要に応じて仮想信号線に重みを与
えた上で論理接続情報に仮想信号線情報を追加する接続
情報出力手段と、 この接続情報出力手段により仮想信号線情報が追加され
た論理接続情報を基にブロックの初期配置処理および改
良配置処理を実行するブロック配置手段と を有することを特徴とするブロック配置処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034117A JPH02213153A (ja) | 1989-02-14 | 1989-02-14 | ブロック配置処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034117A JPH02213153A (ja) | 1989-02-14 | 1989-02-14 | ブロック配置処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02213153A true JPH02213153A (ja) | 1990-08-24 |
Family
ID=12405317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034117A Pending JPH02213153A (ja) | 1989-02-14 | 1989-02-14 | ブロック配置処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02213153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215148A (ja) * | 1989-02-15 | 1990-08-28 | Nec Corp | 配置処理方式 |
-
1989
- 1989-02-14 JP JP1034117A patent/JPH02213153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02215148A (ja) * | 1989-02-15 | 1990-08-28 | Nec Corp | 配置処理方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6298472B1 (en) | Behavioral silicon construct architecture and mapping | |
| US20090271750A1 (en) | Timing constraint merging in hierarchical soc designs | |
| US20030226126A1 (en) | Delay diagnosis method for semiconductor integrated circuit, computer program product for diagnosing delay of semiconductor integrated circuit and computer readable recording medium recording program thereon | |
| JP3260622B2 (ja) | 半導体装置の製造方法 | |
| US20040230934A1 (en) | System and method for emulating systems with multiple field programmable gate arrays | |
| JPH02213153A (ja) | ブロック配置処理方式 | |
| KR100735169B1 (ko) | 버스 경합을 방지하기 위한 시스템 및 방법 | |
| US7962877B2 (en) | Port assignment in hierarchical designs by abstracting macro logic | |
| Blanton et al. | Design of a fast, easily testable ALU | |
| Bell et al. | The register transfer module design concept | |
| JPH06310601A (ja) | レイアウト設計方法 | |
| JP2872216B1 (ja) | マクロの設計方法 | |
| JP4205525B2 (ja) | 並列シミュレーション装置および並列シミュレーション方法 | |
| JP2727615B2 (ja) | 論理シミュレーション装置 | |
| JPH04148376A (ja) | 印刷回路の階層的配置処理方式 | |
| JPH08288395A (ja) | 配置処理方法及び配置処理装置 | |
| JP3193173B2 (ja) | 論理回路設計装置 | |
| JPH10283378A (ja) | 部品自動配置方法 | |
| JPH02307162A (ja) | 配線経路決定方式 | |
| CN119598929A (zh) | 一种双输出基本逻辑单元及fpga逻辑打包方法 | |
| JP3123828B2 (ja) | Ｌｓｉの配置処理方式 | |
| US7596774B2 (en) | Hard macro with configurable side input/output terminals, for a subsystem | |
| JPH02196377A (ja) | 実装設計チエツク方法及び自動実装方法 | |
| JPH05174093A (ja) | 論理回路用遅延計算装置 | |
| JP2002134617A (ja) | Ｌｓｉの配線方法 |