JPH02213215A - スイツチトキャパシタ回路 - Google Patents
スイツチトキャパシタ回路Info
- Publication number
- JPH02213215A JPH02213215A JP3419689A JP3419689A JPH02213215A JP H02213215 A JPH02213215 A JP H02213215A JP 3419689 A JP3419689 A JP 3419689A JP 3419689 A JP3419689 A JP 3419689A JP H02213215 A JPH02213215 A JP H02213215A
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- JP
- Japan
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- circuit
- capacitor
- switch
- charge
- switched capacitor
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パルス幅変調またはパルス密度変調した信
号を積分するスイッチト九パシタ回路に関するものであ
る。
号を積分するスイッチト九パシタ回路に関するものであ
る。
第５図は１例えば「スイッチトキャパシタ回路」（現代
工学社１９８５年８月８６日発行）のＰ７に示された従
来の積分回路であり、図におｈて、ＩＩ＋は入力端子、
Ｉり汀出力端子、１３１灯トランスミッションゲート％
１４１ ＋ｌｌ Ｔｒｙコンデンサ、１Ｂ）は演算増幅
器、（７）は基準値Ｃ基準電圧ＶＲ）である。上記トラ
ンスミッションゲートｔｉｌｌ Ｆｉ例えば、第６図に
示すようにＭＯ８トランジスタで構成される。
工学社１９８５年８月８６日発行）のＰ７に示された従
来の積分回路であり、図におｈて、ＩＩ＋は入力端子、
Ｉり汀出力端子、１３１灯トランスミッションゲート％
１４１ ＋ｌｌ Ｔｒｙコンデンサ、１Ｂ）は演算増幅
器、（７）は基準値Ｃ基準電圧ＶＲ）である。上記トラ
ンスミッションゲートｔｉｌｌ Ｆｉ例えば、第６図に
示すようにＭＯ８トランジスタで構成される。
Ｔｌ、Ｔ２は例えば第７図に示すような、互いにハィレ
ベルの重ならない、周期Ｔでノ・イレベル（以下Ｈと略
称する）、ローレベル（以下りと略称する）を繰り返す
側倒クロックである。第６図において、トランジスタは
、ゲートがＨのときドレイン−ソース間が導通、ゲート
がＬのときは、ドレイン−ソース間は非導通となるので
、ＴｌがＨ、Ｔ２がＬのときＡＢ間は導通、ＢＯ間は非
導通％ＴｌがＴ、＋ 、 ’ｒ２がＨのときＡＢ 量
弁導通、ＢＯ２闇は導通となる。スイッチ回路は、この
Ｂ端子にコンデンサを接続したものでめり、第５図の場
合は、コンデンサー５１の両端にトランスミッションゲ
ート（３；を接続したスイッチとなっている。
ベルの重ならない、周期Ｔでノ・イレベル（以下Ｈと略
称する）、ローレベル（以下りと略称する）を繰り返す
側倒クロックである。第６図において、トランジスタは
、ゲートがＨのときドレイン−ソース間が導通、ゲート
がＬのときは、ドレイン−ソース間は非導通となるので
、ＴｌがＨ、Ｔ２がＬのときＡＢ間は導通、ＢＯ間は非
導通％ＴｌがＴ、＋ 、 ’ｒ２がＨのときＡＢ 量
弁導通、ＢＯ２闇は導通となる。スイッチ回路は、この
Ｂ端子にコンデンサを接続したものでめり、第５図の場
合は、コンデンサー５１の両端にトランスミッションゲ
ート（３；を接続したスイッチとなっている。
次に動作について説明する。時刻ｔこときＴＬがＨ、Ｔ
２がＬで第５図のスイッチ状態である場む、時刻 ｔ＋
−のとき、 Ｔｌはり、Ｔ２ＶｉＨとなつで、スイッチ
は矢印の方向に切替わり、導通、非導通の状態が逆転す
る。いま、コンデンサ＋４１．４１の値をそれぞれＯＡ
、ＯＢ１時刻時刻ときの入力電圧１ｋＶｉ（ｎ−１）を
時刻（を’１１’ ）のときの出力電圧１ｖｏ（ｎ−１
）とすると１時刻１／ζおける出力電圧ｖｏ四は、Ｒ ｖ〇四ｍ ｖｏ （ｎ−１） −−ｖｔ四で表わされ、
これを２闇Ｃム ここで、基準値（７）に対し、＋Ｖ、−Ｖの２つの電位
を持つパルス信号を、入力端子＋１１に入力する場合、
ＴＩのサンプル時に、＋Ｖまたは−Ｖの′電位が連続す
ることがあり１例えば第４図のようなパルス信号に対し
、積分回路出力＋２１が飽和しないように、容量比Ｃ２
つのコンデンサの谷菫Ａ １血の比） ？ｒ −＞＞ １と十分に大きくする必要
がＢ めった。
２がＬで第５図のスイッチ状態である場む、時刻 ｔ＋
−のとき、 Ｔｌはり、Ｔ２ＶｉＨとなつで、スイッチ
は矢印の方向に切替わり、導通、非導通の状態が逆転す
る。いま、コンデンサ＋４１．４１の値をそれぞれＯＡ
、ＯＢ１時刻時刻ときの入力電圧１ｋＶｉ（ｎ−１）を
時刻（を’１１’ ）のときの出力電圧１ｖｏ（ｎ−１
）とすると１時刻１／ζおける出力電圧ｖｏ四は、Ｒ ｖ〇四ｍ ｖｏ （ｎ−１） −−ｖｔ四で表わされ、
これを２闇Ｃム ここで、基準値（７）に対し、＋Ｖ、−Ｖの２つの電位
を持つパルス信号を、入力端子＋１１に入力する場合、
ＴＩのサンプル時に、＋Ｖまたは−Ｖの′電位が連続す
ることがあり１例えば第４図のようなパルス信号に対し
、積分回路出力＋２１が飽和しないように、容量比Ｃ２
つのコンデンサの谷菫Ａ １血の比） ？ｒ −＞＞ １と十分に大きくする必要
がＢ めった。
従来の積分回路は以上のように構成されているので、パ
ルス信号を入力すると、積分回路の出力（２）が飽和し
やすく、飽和を防ぐには、コン孟Ａ デンサ１４１ 、４１の容量比を ン〉１にしなけれ
ばＢ ならず、集積１川路化が困難であるなどの問題点があっ
た。
ルス信号を入力すると、積分回路の出力（２）が飽和し
やすく、飽和を防ぐには、コン孟Ａ デンサ１４１ 、４１の容量比を ン〉１にしなけれ
ばＢ ならず、集積１川路化が困難であるなどの問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、容量地金適正化することで集積回路化が、容
易な積分回路を得ることを目的とする。
たもので、容量地金適正化することで集積回路化が、容
易な積分回路を得ることを目的とする。
この発明に係る積分回路は、入力信号１＆：Ｎ分の１倍
するＮ分の１回路を容量比によるスイッチトキバシタ回
路”ｃ’ｓ成し入力部に設け、積分回路帰峨容量値、ま
たは容量比を小さくしたものである。
するＮ分の１回路を容量比によるスイッチトキバシタ回
路”ｃ’ｓ成し入力部に設け、積分回路帰峨容量値、ま
たは容量比を小さくしたものである。
この発明におけるＮ分の１回路は、サンプルした入力信
号の電荷を、２以上のスイッチ回路に分散させ、分散し
たｌスイッチ回路の電荷を演算増幅器に入力するもので
、入力信号の電荷をＮ分の１倍する。
号の電荷を、２以上のスイッチ回路に分散させ、分散し
たｌスイッチ回路の電荷を演算増幅器に入力するもので
、入力信号の電荷をＮ分の１倍する。
以下、この発明の一実施例について説明する。
第１図において％＋１１ 、 ＋２１ ｌｅｔ １７１
は上記従来装置と同一または相当部分である。＋８１ｆ
ｌＮ分の１回路を構成するスイッチ回路のトランスミッ
ションゲート、（ｌα〜ａ’ａ ｈ、このトランスミッ
ションゲートに接続されたコンデンサ。（９）は、積分
回路に接続されたコンデンサである。
は上記従来装置と同一または相当部分である。＋８１ｆ
ｌＮ分の１回路を構成するスイッチ回路のトランスミッ
ションゲート、（ｌα〜ａ’ａ ｈ、このトランスミッ
ションゲートに接続されたコンデンサ。（９）は、積分
回路に接続されたコンデンサである。
次に動作につめて説明する。コンデンサ＋９１ ［０１
ｕｕ （（２）のａｔそれぞれＣ１，０２，０３，Ｃ４
とする。また従来例と同様、スイッチｉ８１ ＃’ｊ
、非重複のクロックＴｌ 、 Ｔ２によって導通、非導
通を繰り返すものとし、ＴｌがＨ、Ｔ２がＬの時第１図
の状態であるとすると、ＴｌがＩ＋ 、 ’Ｉ’２がＨ
の時は、スイッチに全て矢印の方向に切替わる。
ｕｕ （（２）のａｔそれぞれＣ１，０２，０３，Ｃ４
とする。また従来例と同様、スイッチｉ８１ ＃’ｊ
、非重複のクロックＴｌ 、 Ｔ２によって導通、非導
通を繰り返すものとし、ＴｌがＨ、Ｔ２がＬの時第１図
の状態であるとすると、ＴｌがＩ＋ 、 ’Ｉ’２がＨ
の時は、スイッチに全て矢印の方向に切替わる。
いま、時刻ｔにおいてＴ１がＨ、Ｔ２がＬの場合の入力
電圧をｖｌ（ｎｌ、出力電圧をｖ（＄＋）・ｌクロック
前（時刻をＴ ）の入力電圧をマ１（ｎ−１）、出力電
圧ＶＱ（ｎ−１）とし、ｌクロック間は説明を容易にす
る丸め電圧値一定として電荷の流れ？みると、１クロツ
ク前（時刻をＴ）のコンデンサ＋９１ｆｌｏｌ・力（ｎ
−１）の電荷を有している。ここから２汁の１クロツク
漣み１時刻を７ではＴｌがＬ 、 Ｔ２が■となるので
、スイッチは矢印の方向に切替わり、コンデンサ＋（２
）は０４・ｖｌｌｎ−１）の電荷を充電し、コンデンサ
ｌｏｔ （Ｉｌｌ Ｈ放電・コンデンサ（９１の電荷は
変化しない。さらに２分の１クロック進み時刻ｔＫ戻る
と再びＴｌが’Ｈ、Ｔ２がＬとなり第１図のスイッチ状
態となる。コンデンサｕりの電荷はスイッチ回路の各コ
ンデンサ＋＋０１ Ｌｕ１ｌ （２）に分散され、コン
デＣ１ｘａ４・ｖｔ（ｎ−１１カ光ｔサ ンサ（ｌαには Ｃ２÷０３＋Ｃ！４ れる。そしてコンデンサ（９）の電荷Ｉｆｉ、コンデン
サｔ１０１の電荷相当分増減する。この過程を式で表わ
すと…式となる。
電圧をｖｌ（ｎｌ、出力電圧をｖ（＄＋）・ｌクロック
前（時刻をＴ ）の入力電圧をマ１（ｎ−１）、出力電
圧ＶＱ（ｎ−１）とし、ｌクロック間は説明を容易にす
る丸め電圧値一定として電荷の流れ？みると、１クロツ
ク前（時刻をＴ）のコンデンサ＋９１ｆｌｏｌ・力（ｎ
−１）の電荷を有している。ここから２汁の１クロツク
漣み１時刻を７ではＴｌがＬ 、 Ｔ２が■となるので
、スイッチは矢印の方向に切替わり、コンデンサ＋（２
）は０４・ｖｌｌｎ−１）の電荷を充電し、コンデンサ
ｌｏｔ （Ｉｌｌ Ｈ放電・コンデンサ（９１の電荷は
変化しない。さらに２分の１クロック進み時刻ｔＫ戻る
と再びＴｌが’Ｈ、Ｔ２がＬとなり第１図のスイッチ状
態となる。コンデンサｕりの電荷はスイッチ回路の各コ
ンデンサ＋＋０１ Ｌｕ１ｌ （２）に分散され、コン
デＣ１ｘａ４・ｖｔ（ｎ−１１カ光ｔサ ンサ（ｌαには Ｃ２÷０３＋Ｃ！４ れる。そしてコンデンサ（９）の電荷Ｉｆｉ、コンデン
サｔ１０１の電荷相当分増減する。この過程を式で表わ
すと…式となる。
１１式より、この積分回路の伝達関数Ｈ（ｚｌは、とな
る。
る。
従来、たとえ、ば容量比１００をａＡ＝ １００ｐＦ、
ＣＢ＝１ｐｌ’として構成していたものが、本発明では
、２１式より、たとえば０Ａ−１０ｐＦ、 ＯＢｓｍＯ
ｃ−１ｐＦ、０Ｄ＝８ｐＦとすることで＝１０Ｘ（保ｚ
＋ａｓ −−１−（１’０ となり・容量比ｌＯ以下
の容量値の組合せで実現できる。
ＣＢ＝１ｐｌ’として構成していたものが、本発明では
、２１式より、たとえば０Ａ−１０ｐＦ、 ＯＢｓｍＯ
ｃ−１ｐＦ、０Ｄ＝８ｐＦとすることで＝１０Ｘ（保ｚ
＋ａｓ −−１−（１’０ となり・容量比ｌＯ以下
の容量値の組合せで実現できる。
なお、上記実ｌｉｌ！ｆ例では、入力と出力の信号が同
相であるものを示したが、トランスミッションゲート（
８）のクロック入力を切替えることにより、逆相出力も
容易に得られる。例えば図２のようなスイッチ回路の制
＃を行なうことにより、上記実施例と同様の効果を奏し
、逆相出力が得られる。
相であるものを示したが、トランスミッションゲート（
８）のクロック入力を切替えることにより、逆相出力も
容易に得られる。例えば図２のようなスイッチ回路の制
＃を行なうことにより、上記実施例と同様の効果を奏し
、逆相出力が得られる。
また、第１図では、Ｎ分の１回路として、２つのスイッ
チ回路を付加して構成した場合について説明したが、３
以上のスイッチ回路を付加してもよい。第８図に一例を
示す。コンデンサＱ３１のｌｌ１ＩをＣ６とすると、第
１図実施列と同様の原理により、 Ｖｌとｖ２の人力を
加算した信号レベルの積分回路が実現できる。このよう
に２以上のスイッチ回路の接続を組合わせることにより
、基準値からの信号電圧をスイッチ回路の容量比で取り
出し積分することで１以上の信号電圧に対しても、低い
容量比の回路で積分回路を実現できる。
チ回路を付加して構成した場合について説明したが、３
以上のスイッチ回路を付加してもよい。第８図に一例を
示す。コンデンサＱ３１のｌｌ１ＩをＣ６とすると、第
１図実施列と同様の原理により、 Ｖｌとｖ２の人力を
加算した信号レベルの積分回路が実現できる。このよう
に２以上のスイッチ回路の接続を組合わせることにより
、基準値からの信号電圧をスイッチ回路の容量比で取り
出し積分することで１以上の信号電圧に対しても、低い
容量比の回路で積分回路を実現できる。
以上のように、この発明によれば積分［０］路の入力が
Ｎ分の１になるように構成したので、パルス幅変調信号
などのパルス入力に対しても、小さな容量比の組合わせ
回路で等価的に大きな容鷲比回路を実現でき、集積回路
化が容易に実現できる効果がある。
Ｎ分の１になるように構成したので、パルス幅変調信号
などのパルス入力に対しても、小さな容量比の組合わせ
回路で等価的に大きな容鷲比回路を実現でき、集積回路
化が容易に実現できる効果がある。
第１図はこの発明の一実施例によるスイッチトキパシタ
積分（ロ）略図、第８図及び第８図にとヤ の発明の他の実施−Ｊを示すスイッチトキャノくシタａ
４１ｏ１路図、第４図は入カパルス波形図、第５図は従
来のスイッチトキャパシタ軒回路図、第６図はトランス
ミッションゲートの構成図、第７図ｒ１制御クロックの
タイミング図である。 図中、ＩＩＩＨ入力端子、（２１は出力端子、（３１は
トランスミッションケート、１４１＋Ｕｔｊコンデンサ
、６）ハ演算増幅器、（７１ハ基準＠ｉ％Ｆ８１と１１
０１１１１１０２１（１３１は。 それぞれＮ分の１回路を構成するスイッチ回路のトラン
スミッションケート（！：、 コン？ンサ、（９１はＮ
分の１【０１路によって容量比の小さくなったコンデン
サである。なお同一符号は、同一または相当部分を示す
。
積分（ロ）略図、第８図及び第８図にとヤ の発明の他の実施−Ｊを示すスイッチトキャノくシタａ
４１ｏ１路図、第４図は入カパルス波形図、第５図は従
来のスイッチトキャパシタ軒回路図、第６図はトランス
ミッションゲートの構成図、第７図ｒ１制御クロックの
タイミング図である。 図中、ＩＩＩＨ入力端子、（２１は出力端子、（３１は
トランスミッションケート、１４１＋Ｕｔｊコンデンサ
、６）ハ演算増幅器、（７１ハ基準＠ｉ％Ｆ８１と１１
０１１１１１０２１（１３１は。 それぞれＮ分の１回路を構成するスイッチ回路のトラン
スミッションケート（！：、 コン？ンサ、（９１はＮ
分の１【０１路によって容量比の小さくなったコンデン
サである。なお同一符号は、同一または相当部分を示す
。
Claims (3)
- （１）基準電圧と信号電圧をコンデンサに直列接続され
たスイッチ回路を切換えることにより、コンデンサに蓄
積された電荷をスイッチ回路で分配し、演算増幅回路の
帰還回路に接続されたコンデンサに蓄積することにより
、積分回路としての機能を果すことを特徴とするスイッ
チトキャパシタ回路。 - （２）コンデンサに、１以上のＰチャンネルトランジス
タまたは、Ｎチャンネルトランジスタまたは、Ｐチャン
ネル、Ｎチャンネルトランジスタ並列のトランスミッシ
ョンゲートで構成したことを特徴とする請求項１記載の
スイッチトキャパシタ回路。 - （３）信号電圧と比例関係を持つ電荷をコンデンサに蓄
積し、この電荷を２以上のスイッチ回路に分配すること
により、スイッチ回路の容量比に比にした信号電圧に下
げ、この信号電圧に比例した電荷を演算増幅回路と並列
のコンデンサに電荷を移動させることにより積分回路を
構成することを特徴とする請求項１記載のスイッチトキ
ャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3419689A JPH02213215A (ja) | 1989-02-13 | 1989-02-13 | スイツチトキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3419689A JPH02213215A (ja) | 1989-02-13 | 1989-02-13 | スイツチトキャパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02213215A true JPH02213215A (ja) | 1990-08-24 |
Family
ID=12407416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3419689A Pending JPH02213215A (ja) | 1989-02-13 | 1989-02-13 | スイツチトキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02213215A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542424A (en) * | 1978-09-20 | 1980-03-25 | Nippon Telegr & Teleph Corp <Ntt> | Switched capacitor integrating circuit |
| JPS56136019A (en) * | 1980-03-28 | 1981-10-23 | Hitachi Ltd | Switched capacitor circuit |
| JPS5883423A (ja) * | 1981-02-21 | 1983-05-19 | Shinsaku Mori | スイツチド・キヤパシタ回路 |
| JPS59117318A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体スイツチング回路 |
-
1989
- 1989-02-13 JP JP3419689A patent/JPH02213215A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542424A (en) * | 1978-09-20 | 1980-03-25 | Nippon Telegr & Teleph Corp <Ntt> | Switched capacitor integrating circuit |
| JPS56136019A (en) * | 1980-03-28 | 1981-10-23 | Hitachi Ltd | Switched capacitor circuit |
| JPS5883423A (ja) * | 1981-02-21 | 1983-05-19 | Shinsaku Mori | スイツチド・キヤパシタ回路 |
| JPS59117318A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体スイツチング回路 |
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