JPS5883423A - スイツチド・キヤパシタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、スイ、チ、キヤ／ダシタおよび演算増幅器か
ら構成されるスイッチド・キャノヤシタ（ＳＣ）回路の
構成に関し、％に、キャノ母シタの充放電をスイッチを
用いて高速に切換えて、尋価的に大きな抵抗および大き
な時定数を作るスイッチド・キャパシタ回路の構成に関
する＠ ａｃＷＡ路は、スイッチ、キヤ／４シタおよび演算増幅
器から構成されるアナログ・フィルタであ〕、ＭＯ８集
積回路技術を用いて大規模集積化も可能である。８０１
回路は、抵抗を含まず、フィルタ０４１性を容量の比で
決められるので素子感度が小さく、外部から加えられる
クロツタの周波数を変化させることによって、フィルタ
０＠性をプログラマブルに変えることができ、経済性と
信頼性に優れている・８Ｃ回路の動作原理は、キａｒｌ
々シタの充放電管スイッチで高速に切換えれば、エネル
ギーを消費して、抵抗になるという発想に基づいていゐ
。

従って、８０７４ルタは、能動ＲＣフィルタ、の抵抗素
子を単にスイッチとキャノ々シタＫＩｌ換して構成され
ることが多いＯ特に、ＳＣフィルタは、状態変数法を用
いて設計される能動ＲＣフイルタ内部において、館１図
（−）に示されるアナログ８Ｃ積分器ＯＲ素子をスイッ
チとキャノ譬シタに置換して構成されるｏ岬記アナログ
ＲＣ，積分器ＯＲ素子をスイッチとキャノ童シタに置換
してできる回路は、５ｃｙｓ分器と呼ばれる。

従来、と０１１の８Ｃ積分器は、第１図（ＩＩＩ）Ｋ示
されるように、第１図（ａ）のアナロダＲＣ積分器ＯＲ
素子を正逆２相のクロックパルスで制御される２つのス
イッチ１０１１１と単一のキヤ／譬シタＣ５に置換して
構成されていた〇 第１図伽）を参照すれば、スイッチｌＯがＯＮしている
時間区域！。ではスイッチ１１はＯＦＦであるから、キ
ヤ・臂シタＣ１に貯えられる電荷は、入力電圧をｕ　（
ｔ）とすれば、ｃ、ｕ（ｋｔ）である。ことで、Ｔはク
ロック周期で、ｋは任意の整数である・続いて、スイッ
チｌＯがＯＦＦ　ｔ、ている時間区＄Ｉ、でスイッチ１
１がＯＮすれば、節点１０１は、演算増幅器１２の入力
端子、すなわちｂ−一音ｏｕ−■に接続されるので、零
電位になシ、キヤ／ヤシタＣ１において貯えられていえ
前記電荷Ｃ１ｕ（ｋＴ）Ｆｉ、すべて帰還キャノ４シタ
Ｃ，に移される・従りて、マ２をキャパシタＣ２の電圧
とすれば、電荷保存則は、−Ｃｔｕ（ｋＴ）＋ＣｌＸ０
”ＣｆＶ２（ｋＴ＋２　ｔ）　−ｃｔｖ！（ｋｔ）とな
る＠そして、繕刻（ｋＴ＋Ｔ）　において再びキャパシ
タＣ，に電荷Ｃ、ｕ　（ｋＴ　＋　Ｔ　）が入力される
◎すなわち、微小な時間間隔Ｔにおいて流れ九電流Δ１
は ｊｓ　＝ｆ（ｗｚ（ｋＴ＋’？）−ｗ（ｋＴ））と１６
．入力側の等価抵抗Ｒ８は、近似的にＲ−ユ Ｉ　　Ｃ。

と１にろ０ 第１９伽）の８Ｃ積分ＩＩＯ伝達四数ｉｔ　（１）け、
第１図（１）のアナ”ダＲＣ積分器の伝達関数が１勇１
”・（８は複素周波数）であるから、Ｒ＊Ｒ□として、
■（−）中５１上 Ｃ１１！ となる・ 従りて、従来ＯＳＣ積分器の尋測的愈時定数を大きくす
るためには、帰Ｒ中ヤノシメＣ，が固定していると自は
、等価入力抵抗町”（ｔ／Ｃ，）を大きくする必要があ
るため、帰還キャパシタＣＩ　Ｋ比べて、非常に小さな
値をもクキャー々シタＣ１を製造すゐか、・スイッチの
クロツタ局波数１（−〒）を小さくする°女′要うゞあ
→た。

とζろが、＃Ｉ１図へ）のｓｃ、積分器が第１１１←）
ＯアナログＲＣ積分器とはぼ等価に動作すゐためには、
クロック周波数ｆが入力周波数よ〕％９１０倍から数１
００倍に高くする必要があるため、クロ、り周波数ｆｌ
・１ｓｔ＜して等価入力抵抗Ｒ□を大きくすることには
限界があった。又、帰還キャパシタＣ，に比べて非常に
小さなキャノ臂シタＣ９を製造することは、ＩＣ内部で
は非常にむつかしい。

結局、第１図（ｂ）Ｋ示される従来のｓｃ積分器の時定
数の大きな積分器をモノシリ、りＩＣで製造することは
できなかり九。

本発明は、上記欠点を除去し、キャパシタｃ０に格納さ
れた電圧は、前記キャ／ｌシタｃ０と電荷零の他のキャ
ノ中シタＣ１を並列接続すれば前記電圧内では等測的に
大きな抵抗を作ること１に特徴とすルスイッチｒ・キャ
パシタ回路を提供するものである・ 本発明は複数のスイッチと複数のキャノ苛シタとから成
るスイ、チド・中ヤパシタ回路網であり、て、前記ＩＩ
＃のスイーチ管制御するりＥｌｙりの（Ｐ＋１）個の時
間区域（■。、！７．・−ＩＩ、“　）ｋおいて、前記
（Ｐ＋１）個の時間区域の少なくともｌ″：）の時間区
域Ｉ。において、少なくとも１つのキャーシタＣ０Ｋ入
力電圧を格納させる入力スイッチンダ手段と、時間区域
ｌ、の直前において、キャーシタＣ４の格納電圧を零に
し、時間区域Ｉ、において、前記２つの中ヤ／帯シタＣ
ｏとＣ１をお互いに並列接続させて、前記ギヤ／中シタ
Ｃ１に前記入力電圧を減じた電圧を格納させる第１スイ
、チンダ手段を少なくとも含み、ある時間区域Ｉ、０直
前において、キャノ々シｙｃ、ｏ格納電圧を零にし、時
間区域！量において、特定のキク／４シタＣｉと前記キ
ヤ・臂シタＣ，の少なくとも２つのキャノ童シタｔ−お
互いに並列接続させて、前記キャノ臂シタＣ，に前記入
力電圧を減じた・電圧を格納させる第ｉスイッチング手
段管有し、前記（Ｐ＋１　）個の時間区域（１６ｓ　１
１　ｅ・・・。

■、）において、前記第１スイッチング手段【連続的に
実行することＫよって、前記時間区域！。で前記キャノ
４シタＣ０に取込んだ入力電圧と減じた電圧を出力スイ
、νチを通して出力することｔ特徴とするスイッチド・
キヤ／臂シタ回路を提供するもＯである。

次に１本発明の実施例について、図面を参照して説明す
る。

第２図は、本発明の第１の実施例を示す８０回路であシ
、節点（２１，２２）にそれぞれ接続された２個のギヤ
／中シタ（Ｃｏ、Ｃ，）と４個のスイ。

、チ（８ｘｅ　ｓ　ｗ　ｓ　ｅ　ｓ。。ア）から成る。

本実施例の８Ｃ回路では、まず、４個のスイッチのＯＮ
とＯＦＦの制＠を行うクロ、りの連続する（Ｐ＋１）個
の時間区域（！。ａ　１１バーｓ　Ｉ、　）の時間区域
■。

において、スイッチ８．けＯＮ状ｌｌＫなり、キャノ９
シタＣ６Ｋ節点２ｏから入力された入力信号ｕ　（ｔ　
ｏ　）を格納する。この第１の実施例においては、！。

以外の他の時間区域（ｒｌ、　！、　、・・・＃　Ｉ、
　）、においては、前記入力電圧ｕ　（ｔ　ｏ　）以後
の入力電圧ｕ　（ｔ）はし中断される。時間区域■、の
直前、すなわち、時間区域Ｉ。の最終では、キヤ・ヤシ
タＣ４をスイッチＳで短絡して格納電圧を零にさせ、時
間区域！。

において、前記２つのギヤ／中シタＣ８とＣ１をスイッ
チＳのＯＮとスイッチ８のＯＦＦ　Ｋよって並列接続さ
せて前記キャパシタＣ０（シよびＣ，）Ｋ前記入力信号
ｕ（ｔｏ）　Ｋ対して、ＣＣ，／（Ｃ，＋Ｃ：、））ｕ
（ｔｏ）に減じた電圧を格納させる第１スイッチング手
段（８，８）を含んでいる。今、Ｃ，Ｗ　Ｃ，として、
とする。時間区域！、の直前、すなわち時間区域！。

において、スイッチ８ｔｉＯＮでスイＦ　ｆ　８　Ｆｉ
ＯＦＦとなるので、キャパシタＣ１は短絡されて格納電
圧を零とし、時間区域Ｉ、において、前記キャパシタｃ
ｏと前記キヤ・ぐシタＣ１は再び並列接続される・この
制御を行う第３スイツチンダ手段は中はシ、スイッチ（
Ｓ、Ｓ）である。前記第３スイッチング手段によって、
キャノ母シタＣ６の両端すなわち節点２１の電圧は、ｃ
ｏ−ＣＩＫ対して、２ （Ｔ　）　ｕ（ｔｏ） となる＠ 一般に１本発明は、ある時間区域Ｉ　１　（ｌ　−２に
＋ｌ　）の直前、すなわち時間区域Ｉ、、　において、
キク／４シタＣ１の格納電圧を零にし、時間区域１．に
おいて、特定のギヤ／中シタＣ０と前記キャノ母シタＣ
１會お互いに並列接続させて、前記キヤ／臂シタＣ，Ｋ
前記入力電圧を減じ九電圧、すなわち、Ｃ，＝Ｃ。

Ｋ対して、 １　　　ｋ＋１ （７）　　”（ｔ６）　　＊に＝Ｏｓｌ　ａ２ｍ”・ａ
−「を格納させる第量スイ、チンダ手段１１．Ｔ）を有
している。そして、本発明は、前記（Ｐ＋１）個の時間
区域（！。、■１．・・・ｅ　ｒ、’）において、前記
篤ｉスイッチング手段をＳ　”　ｉ　−２ｍ・・・、Ｐ
に対して連続的に実行することによって、前記時間区域
！。で前記キク／ｌシタＣ０に取込んだ入力゛電圧ｕ（
ｔｏ）を（ｌＡ）！ｆＬ倍に減じた電圧を時間区域１．
においてのみＯＮとなる出力スイッチＳ、。、を通して
出ｈａに出力している。このように、本発明のスイ、チ
ド・キャＩｌシタ回路は、キャノ臂シタの並列接続化を
時間的に〈シ返して、時間区域！。Ｋ入力し九入力電圧
ｕ（ｔｏ）　！減じ電、時間区域！、でとシ出すことＫ
よりて、電圧を分割し、後述する８Ｃ積分器内では尋価
的に大１！表抵抗を笑現することを特徴としている。

本発明の第２の爽施例社、第３ＷＡに示されている。第
３図のスイ、チド９キャΔシタ回路は、第２図のスイッ
チド・キャパシタ回路に１節点２３に接続されるキヤ・
々シタＣ２とスイッチ８を付加した構成したものである
Ｏ第２図に示したスイッチド・キャパシタ回路では、前
述したように、偶数時間区域（Ｉ２　＊　Ｉ４　ｍ・・
・、　Ｉ、、−１において、キャノ臂シタＣ１がスイッ
チＴｏｏｘＫよりて短絡されるが、この間、キャノ譬シ
タＣ０は、時間区域Ｉ□−１において格納された電圧を
保持することにな夛、電圧を減少させる動作を行なわず
時間区域！ｚｋでは待ち状態になるＯ従りて、第２図に
示されるスイ、チド・キャパシタ回路は構成要素が少な
く簡単であるが、入力電圧ｔｘ（ｔ６）　ｔ　６る・定
められた値まで減じるまでの時間がかかシ、速度が遅い
Ｏ第３図に示されるスイッチド・キャパシタ回路は、前
記待ち状態管なくすために、キャノ々シタＣ１とそれに
並列接続されるスイッチ１ｖ付加されている。時間区域
！　　においてこのスイッチ８によ２に−１ って短絡されていたキャノ譬シタＣ２Ｆｉ　、キャノ臂
シタＣ１がスイッチＳによって短絡されている時間区域
Ｉ、ｋにおいて一ヤノ４シタＣ０と並列接続されるので
、キヤ・争シタＣ０は、時間区域１２ｋにおいても待ち
状態とならず、格納電圧を減少させる動作を行うととＫ
なる。従って、第３図に示されるスイッチド・キャパシ
タ回路では、時間区域Ｘ。において入力端子ｕ（ｔｏ）
　ｔ−キャパシタＣ０Ｋ取り込むと、時間区域Ｉ、にお
いては、キャｊ母シタＣ６の電圧は、Ｃ＝Ｃ＝Ｃに対し
て、 １ （Ｔ）　ｕ（ｔｏ） となる、又、出力スイッチ５ｏｕｔがＯＮ状態になる最
終の時間区域！、においては、キャノヤシタＣ０の格納
Ｆ 電圧は、Ｃ０ＩＣ，＝＝Ｃ，に対して、　　　（７）　
ｔｉ（ｔｏ）までか弁瞥４司Ｎ出令減じられ、出力端子
Ｇに出力される。従って、第３図のスイッチド・キャパ
シタ回路は、第２図に示されるスイ、チド・キャパシタ
回路よシも高速に入力電圧Ｕ（ｔＯ）をある定められ九
ｍまで減じることができる。

本発明の第３の実施例は第４図に示される。第４図のス
イッチド・キャパシタ回路は、第２図および第３図に示
されるスイッチド・キャパシタ回路よシ、構成要素が多
いが、ノ母イグライン方式で、よシ高速に入力電圧ｕ（
ｓｏ）　を減じることができるものである。スイッチ８
．がＯＮになる時間区域■ｏにおいて、キャパシタＣ０
にλ力電圧ｍ（ｔｏ）’を取り込むが、この間、ｂ。以
外のスイッチ（ｂ、＊　ｂ２・・・・、ｂ−をＯＮさせ
て、キャノ譬シタ（ｃ、、Ｃ２゜・・・、Ｃ−を短絡さ
せておく０時間区域ｆ、において、Ｓ、をＯＮ　、　ｂ
、　ｔ　ＯＦＦすることＫよって、前記入力電圧ｗ（ｔ
ｏ）　を減じてキヤ／譬シタＣ，Ｋ格納する０時間区域
１．　において、スイッチｂ０をＯＮさせてキャＩ母シ
タＣ０を短絡するとともにスイッチｂ、も短絡させてお
き、時間区域Ｉ、ＩＣおいて、゛スイッチ８２ｔ−ＯＮ
させて、前、記入力電圧Ｗ（ｔＯ）を、さらに滅じて、
キヤ／譬シタＣ，Ｋその減じられた電圧を格納する。仁
のとき、時間区域１．において、キヤ／譬シタＣ８が待
ち状態にならないように、入力スイッチ８□をＯＮさせ
ておくととによりて、前記入力電圧Ｗ（ｔＯ）と異なシ
、時間区域！、における入力電圧５ｒ（ｔ、）を入力さ
せてしまうことにする。トうすることによって、出力Ｇ
において観察すれば、時間区域！。において入力された
入力電圧Ｕ（ｔＯ）は、Ｃｏｚ　Ｃ４ｗｚ・・・ｍ　Ｃ
，に対して、時間区域■。において、（÷）”ｕ（ｔｏ
） となって出力され、時間区域■、において、入力された
入力電圧ｕ（ｉｓ）は、時間区域■１．において（８，
）ｎｕ（ｔ、） となって出力される。従って、第４図のスイッチド・キ
ャパシタ回路Ｌ１人力に対する待ち状態が少なく、より
高速鞄に電圧の減少化動作を行うことができる。

本発明の第４の実施例を第５図に示す、第５図の回路は
、帰還スイッチＳｆがないときＳＣ積分器であシ、帰還
スイッチ８．があるときはＳＣ倍数器又Ｆｉｓｃ加算器
として動作するものである。演算項ｌＩｉ器１２のマイ
ナス入力に＃′ｉ、、前記第３図に示もれる本発明のス
イッチド・キャパシタ回路’３０が付加されている。帰
還スイッチ８ｆがないＳＣ積分器においては、前記スイ
ッチド・キャパシタ回路３０は等測的には大きな抵抗の
代りとして使用される。前述したように、入力信号ｗ（
ｔｏ）が時間区域■。において節点２０に入力されると
、連続する時間区域（Ｉｏｅ　１１　＊・・・、夏、）
の最終の時間区域Ｉ、においては出力スイッチ５ＯＵＴ
がＯＷして、前記入力電圧ｕ（ｔｏ）は、ｃｏ＝−ＩＣ
１＝Ｃ２に対して、（ゼｕ（ｉｏ） となる電圧が出力Ｇに印加される。しかし、ＳＣ積分器
では、このＧ点が演算増幅器１２のＩｍａｇｌ鶴ｑＧｒ
ｏｕｎｄになりているので、時間区域Ｉ、　においては
、キャパシタＣ０は零がルトに短絡されてしまう、そこ
で、時間区域■、において、格納され九電荷（ｃ０＋　
ｃ、）　ｘ　Ｑ−）’　ｕ（ｔｏ）は、すべて帰還キャ
パシタＣ２の時間区域Ｉ０の直前の電荷に加えられるよ
うＫＣ，に移動して、積分されるととＫなる。従って、
このＳＣ積分器では、出力ｙ（ｔ）は、近似的に時間区
域■。からＴ、までの周期ｔＴとすると、 となり、時定数か に大きくなっている。すなわち第１図伽）の従来の８０
積分器では時定数用の等価抵抗が（Ｔ／Ｃ１）であるが
、本発明の第５図の８０積分器では、時定数用の等価抵
抗が、ｃｏ＋ｌ１１Ｃ４で、同じ周期Ｔに対して、２　
　倍されていることになる。

このように、本発明のスイッチド・キャパシタ回路をＳ
Ｃ積分器の入力側に使用すれば、２つのキャノ４シタを
連続的に並列化することに、よって入力電圧を減じてか
ら演算増幅器に入力されるので、等測的に時定数の大き
なＳＣ積分器を構成できることになる。

又、第５図に示される回路において、帰還スイ。

チＳｆの存在を考慮すれば、この回路はＳＣ倍数器ある
いはＳＣ加算器として働く、すなわち、時間区域Ｉ。に
おいてキヤｔ４シタＣ０Ｋ取込まれ九入力電圧ｕ（ｔｏ
）は、時間区域１１　ａ　Ｉｌ　ｍ”ａ　Ｉｐと移る間
に←γ−−噌２−　’倍されて演算増幅器１２のｉイナ
ス入力に加えられるが、８Ｃ積分器と異な）、１帰還キ
ヤ／量シタＣｆは時間区域■、の直前では峰遺スイッチ
Ｓ、のＯＮＫよって格納電荷が零となるように制御され
る。電荷保存則よ〕、 ０−’（Ｃ０＋Ｃ，）Ｘ２″″’ｗ（ｔ、）Ｍｃ、ｙ（
ｔ、）−。

となシ、出力電圧ｙ（ｔ）は、近似的には、となる。

このように、本発明のスイッチド・キャパシタ回路をＳ
Ｃ倍数器あるいは８Ｃ加算器の入力側に使用すれば、２
つのキヤ／臂シタ・を連続的に並列化するととＫよって
、入力電圧を減じてから演算増幅器に入力されるので、
等測的に倍数係数が小さいＳＣ倍数器あるいはＳＣ加算
器が構成できることＫなる。

なお、第５図に示される回路には、第３図に示される実
施例のスイ、チド・キャパシタ回路が使用されているが
、第２図あるいは第４図に示される本発明の実施例のス
イ、チド・キャー４シタ回路が使用されてもよく、ある
いは本発明の特許請求の範囲に示される内容が使用され
る他のスイッチド・キヤ・母シタ回路が使用されてもよ
い。

本発明は、このように、キャノ４シタの並列化動作を連
続的にくり返して入力電圧を分割的に減じることｆ：％
黴とするスイッチド・キク／４シタ回路であって、他の
能動８０回路と組合せることによって１いろいろな動作
を行う８０回路が構成され、しかも、そのＳＣ回路をＭ
Ｏ８素子の組合せのみで構成できるので、モノシリツク
ＩＣおよびＬ８Ｉとして実現できるという効果がある。

時定数の大きな８０回路網をモノシリツクなＭＯ８集積
回路で構成する場合、第１図６）Ｋ示される従来のＳＣ
積分器では、２つの容量比（Ｃｆ／Ｃ１）の大きいもの
が必要であ°ることから、１つのキヤ・譬シタＣｆ會大
きくするか、あるｂはもうｌっのキャノｆシタＣ１を小
さくしなくて線ならなかり九、しかし、従来で社、浮遊
容量の影響のために、キ４　ｐ＋シタの容量社小さくで
きないので、結果的には大容、量のキャパシタＣｆが必
要となる０例えば、前記容量比が１０００の場合を考え
ると面積が１０００倍のキヤ／々シタが必要となシ、従
来では実現がむつかしくなるという欠点があった。

本発明のスイッチド・キャノやシタ回路（第５図参照）
Ｆｉ、キャノ譬シタの空間的な広がりを時間的な広が９
に変換するという着想に基づいているもので、任意の大
きさの時定数を実現するのく、キャパシタの空間的な領
域は、２〜３倍の増加のみで済むので、回路の集積化、
大規模集積化にとって、本発ｌ！ＩＦｉ不可欠のもので
ある。

【図面の簡単な説明】

第１図（ａ）Ｆｉ、従来のＲＣアナログ積分器、第１図
（ｂ）は、従来の８ａ積分器のそれぞれの回路図、第２
図は、本発明のスイッチＰ・キャーｌ々シタ回路の第１
の実施例の回路図、第３図は、本発明のスイッチド・キ
ャパシタ回路の第２の実施例の回路図、第４図は、本発
明のパイグライン方弐によるスイッチド・キャパシタ回
路の第３０実施例の回路図、萬５図は、本発明のスイ、
チビ・キャノやシタｗＡＳを８ｏ積分器又は８０倍数器
（加算器）Ｋ応用した場合の第４の実施例の回路図であ
る。 １２・・・演算増幅器、２ｏ・・・大刀端子、２１゜２
２　、２３−・・節点、Ｃ０ａ　Ｃ１ｒ　Ｃ２ｅ　・”
　ｅ　Ｃｎ＝・キヤ・中シタ、８□・・・入カスイ、チ
、ｓ−８・・・内部スイッチ、８１滲Ｓ２．・・・、８
．・・・内部スイッチ、ｂｏ。 ｂ、ｅ・・・、ｉ、・・・内部スイッチ、’ｏｓｔｔ”
”出方スイッチ、Ｇ・・・イマジナリイブ２ンＰＫなる
出力端子、Ｃ２・・・帰還キヤ／臂シタ、８！・・・帰
還スイッチ。 ） ４−　　　　　　　　　　　鍼 １、！Ｉ−ｏ−ｏ　　−

Claims (1)

1. 【特許請求の範囲】 １、　複数のスイッチと複数のキャパシタとから成るス
   イッチド・キャΔシタ回路網でありて、前記Ｉｌ数のス
   イッチを制御するクロ、り０（Ｐ＋１）個の時間区域（
   ！。・■、・・・・、　Ｉ、−）、）において、前１に
   ！　（１’＋１　）個の時間区域Ｏｅ＆くとも１つＯ時
   間区域！。において、少なくとも１　′）０−ＩＦヤΔ
   シタＣ，に入力電圧を格納させる入カスイ、チｙｒ手段
   と、 時間区域Ｉ、０直前にお−て、キ、ＡνりＣ，０格納電
   圧を零にし、時間区域ｆｆ、において、前記２る第１ス
   イッチング手段を少なくとも含み、あゐ時間区域！１の
   直前にお−て、キャＩ４ＶりＣＩの格納電圧を零にし、
   時間区域１．にシーて、特定のキャパシタＣ，と前記キ
   ｑ　／＃＄／　／　Ｃ１０少′なくとも２つのキヤ・臂
   シタをお互いに並列接続させて、前記キャｔ４シタＣ，
   に前記入力電圧管減じた電圧管格納させる第１スイッチ
   ング手段を有し、前記（ｐ＋１）個の時間区域（■。、
   Ｉｌ、・・・、Ｉ、）Ｋシーで、前記第ｉスイ、チンダ
   手段を連続的に実行する仁とＫよりて、前記時間区域１
   ０で前記キャパシタＣａに取込んだ入力電圧と減じた電
   圧を出力スイッチを通して出−力すること、を特徴とす
   るスイッチド・キャパシタ回路。 ２、演算増幅器を含んでなる特許請求の範囲第１項記載
   のスイッチド・キャパシタ回路。