JPH0221377A - ルックアップテーブルのデータ書き込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はディジタル画像処理に関し、より詳しくは画像
を構成する画素の値を変更するためのルックアップテー
ブルに画素データを書き込むためのルックアップテーブ
ルのデータ書き込み方式に関する。

〈従来の技術〉 従来、ルックアップテーブルへの画素データの書き込み
はたとえば第４図に示すルックアップテーブル回路にて
行なわれていた。第４図において、１は内部に２５６（
−２”）アドレスの大きさのルックアップテーブルを８
　（＝　２　’）ＬＳＩ持つ８ビツト×２０４８ワード
構成のスタティックランダムアクセスメモリ（以下、Ｓ
ＲＡＭと言う。）、２は８ビツトの人力データすなわち
ルックアップテーブルのアドレス用ラッチ、３は８ビツ
トのルックアップテーブルの出力データ用ラッチ、４は
３ビツト構成でどのルックアップテーブルを選択するか
を定めるデータ用レジスタ、５は上記データ用の３ステ
ート出力、３ビツト構成のバッファ、６は３ステート出
力で１１ビツト構成の書き込み時のアドレスを出力する
バッファ、７は３ステート出力で８ビツトの書き込み時
のデータを出力するバッファ、１８はレジスタ４を制御
する信号を出力するためのデコーダである。そして、Ｃ
ＬＫはデータの流れの同期をとるためのクロック信号、
ＲＡはルックアップテーブルへの入力データ、ＲＤはル
ックアップテーブルからの出力データである。１１゜１
６は図には示されていないＣＰＵと結ぶデータバス、１
２．１３は同じ＜ＣＰＵと結ぶアドレスバス、１９はコ
ントロールバスである。ＡＳはＳＲＡＭＩに入力される
アドレス信号をデータの変換あるいはデータの書き込み
に応じて切り換えろためのアドレス切換信号であり、そ
れが“Ｌｏｗ”のとき、ラッチ２、バッファ５の出力が
ＳＲＡＭＩのアドレス端子に人力され、“Ｉ（ｉｇｈ”
のとき、バッファ６の出力がＳＲＡＭＩのアドレス端子
に入力される。ＷＥはＳＲＡＭＩの書き込み信号（ライ
トイネーブル信号）であり、それが“Ｌｏｗ”になると
、外部よりバッファ６を介して与えられていたアドレス
ＷＡのメモリに、外部よりバッファ７を介して与えられ
ていたデータＷＤが書き込まれる。

ＯＥはバッファ７の出力制御信号であり、それが“Ｌｏ
ｗ”のとき、バッファ７はデータバス１６の値ＷＤを出
力し、“Ｈｉｇｈ”のとき、出力はハイインピーダンス
状態となる。

まず、上記ルックアップテーブル回路におけるデータ変
換時の動作を説明する。

ＳＲＡＭ１がルックアップテーブルメモリとして変換を
行うとき、アドレス切換信号ＡＳとバッファ７用の出力
制御信号ＯＥは“Ｈｉｇｈ”となり、バッフ７６．７の
出力端子はハイインピーダンス状態となって、出力が禁
止される。この状態でレジスタ４の内容はバッファ５を
介してＳ　ＲＡＭ１のアドレス上位３ビツトに入力され
る。この上位３ビツトに人力されるデータは、ＳＲＡＭ
Ｉは２０４８（＝２”ｘ２’）のアドレス容量で、２５
６（＝２８）アドレスの大きさのルックアップテーブル
を内部に８（＝２つ個持つから、この８個のルックアッ
プテーブルの中から１つを選択する働きをする。

一方、入力データである８ビツトのデータＲＡはクロッ
ク信号ＣＬＫに同期してラッチ２に取り込まれる。ラッ
チ２は次のクロック信号ＣＬＫによって次の入力データ
ＲＡを取り込むまで、いま取り込んだデータＲＡを保持
する。そして、ラッチ２からのデータＲＡはＳＩ（ＡＭ
Ｉのアドレスの下位８ビツトの入力端子に人力され、ま
た、バッファ５の出力がＳＲＡＭＩのアドレスの上位３
ビツトの入力端子に入力される。そして、バッファ３か
らＳＲＡＭＩの上位３ビツトのアドレス端子に人力され
たデータに応じたルックアップテーブルが選択され、書
き込み信号ＷＥは“Ｈｉｇｈ”状態にあるとき、ラッチ
２からＳＲＡＭＩの下位８ビツトのアドレス端子に入力
された入力データＲＡに対応するデータの読み出し動作
、すなわちデータの変換動作が行なわれる。ＳＩＩＡＭ
ｌのデータ入出力端子に出力された出力データＲＤはク
ロック信号ＣＬＫに同期して、ラッチ３に取り込まれて
出力端子から出力される。このようにして、１つのデー
タの変換が完了する。ラッチ３にＳｒ（ＡＭｌの出力デ
ータが取り込まれると同時に、ラッチ２にも、次の人力
データＲＡが取り込まれ、次のデータの変換が始まる。

以上のデータ変換動作のタイミングは第５図に示す通り
である。第５図中、ｂ、　ｃ、　ｄ、　ｅは入力データ
ＲＡの各々を示し、ｆ（ａ）。

「（ｂ）、　ｒ（ｃ）、　ｆ（ｄ）は人力データａ、　
ｂ、　ｃ、　ｄに対する変換後のデータを示す。ＳＲＡ
ＭＩの出力はＳＲＡＭＩのアドレス端子にラッチ２の出
力が入力されてから、ある時間が経過した後、定まる。

それまでの間は不定である。なお、第５図では主要なタ
イミングのみを示している。

次に、ルックアップテーブルの内容を変更するために、
図示しないＣＰＵからＳｒｔＡＭｌにデータを書き込む
ときの書き込み動作について説明する。

第６図のタイミングチャートに示されるように、まず、
書き込み信号ＷＥは“Ｌｏｗ“に変化して、ＳＲＡＭＩ
は書き込み可能状態になると共に、ラッチ２、バッファ
３の出力端子はハイインピーダンスとなって出力が禁止
状態となる。一方、アドレスバス１３から書き込みアド
レスＷＡがバッファ６を介してＳＲＡＭＩのアドレス端
子に入力される。このとき書き込み信号ＷＥは“Ｌｏｗ
”であるため、ＳＲＡＭＩは書き込み動作に移り、ＳＲ
ＡＭ１のデータ入出力端子は入力状態に変わる。この後
、バッファ７の出力制御信号ＯＥが“Ｌｏｗ”に変わり
、バッファ７の出力端子にはデータバス１６からの書き
込みデータＷＤが出力されて、ＳＲＡＭ１のデータ入出
力端子に入力される。そして、書き込み信号ＷＥが“Ｌ
ｏｗ”から“Ｉ−ｌ−１ｉ“の状態に戻される。この間
にＳＲＡＭＩではアドレス端子に人力されていたアドレ
スＷＡのメモリに、データ入出力端子に人力された書き
込みデータＷＤが書き込まれる。さらに、出力制御信号
ＯＥは“Ｌｏｗから“Ｈｉｇｈ”の状態に戻され、書き
込みの１サイクルが完了する。

〈発明が解決しようとする課尤〉 しかし、上記ルックアップテーブルのデータ書き込み方
式では、第６図から分かるように、上記書き込みのｌサ
イクルはデータ変換の２つのサイクルにまたがっており
、ラッチ２からの入力データｒｔＡの“Ｃ”、“ｄ“に
対する変換データ“ｒ（ｃ）”、“「（ｄ）”は書き込
みデータＷＤを書き込む動作のために得られず、代わり
に、書き込みデータＷＤと不定のデータが２つのサイク
ルにわたって出力される。

すなわち、書き込み時、ＣＰＵからデータバス１６を介
して出力される書き込みデータＷＤはＳＲＡＭＩの入出
力端子に入力されるばかりか、ラッチ３の入力端子にも
人力され、クロック信号ＣＬＫによって取り込まれてし
まい、ラッチ３はルックアップテーブルの変換データＲ
Ｄではない書き込みデータＷＤを出力し、さらに、不定
データを出力することになる。このため、上記ルックア
ップテーブル回路によって画像データを変換し、この変
換データを、第７図に示すように、Ｄ／Ａ変換器、ロー
パスフィルタ、アンプを通して、表示装置に画像を表示
するシステム構成をとって、ＳＲＡＭＩにデータを書き
込むと、ルックアップテーブルで変換されたデータＲＤ
ではない、書き込もうとした書き込みデータＷＤや不定
データも表示装置に出力されてしまい、これが表示画面
上にちらつきノイズとして表れるという問題があった。

この問題はルックアップテーブルの内容を頻繁に変更し
て、表示画像の輝度や色の変更を行った場合に特に著し
いものであった。しかも、書き込みデータＷＤや不定デ
ータは、変換データＲＤとは異質な乙のであるため、人
間の視覚特性によりそのノイズは非常に目立つしのであ
った。

このため、従来においては次のような方式でノイズの発
生を防止するようにしていた。

■　書き込み動作を行うことができる期間をノイズの発
生が問題とならない期間に制限する方式。

たとえば、ビデオ信号の水平帰線期間や垂直帰線期間の
映像信号の存在しない期間に制限する。こうすれば帰線
期間のみにノイズが発生するため、表示画面にはノイズ
が生じない。

しかしながら、この方式によれば、書き込み可能な期間
が制限されるため、書き込み処理の効率が低下するとい
う欠点がある。

■　２つの同等のＳＲＡＭによっ・てルックアップテー
ブルを構成し、一方に書き込みを行っているときは、デ
ータ変換には他方のＳＲＡＭを使うようにし、しかも、
２つのＳＲＡＭの内容が常に一致するように、一方のＳ
ＲＡＭに書き込みを行ったならば、同様の書き込みを他
方にも行うようにする方式。

しかし、この方式では、ＳＲＡＭか２倍必要なことを初
め、回路規模が大きくなり、しかも動作が複雑になると
いう欠点を有する。

■　高速のＳＲＡＭを用い、データ変換のための読み出
し動作と書き込み動作の２つが、時分割によって１つの
データ処理時間（１クロツクの周期）に見かけ上向時に
行えるようにし、データ変換のための読み出し動作が書
き込み動作によって妨害されないようにする方式。

しかし、この方式では、サイクルタイムが普通の場合の
半分以下のＳ　ＲＡＭが必要であると共に、ＳＦ（ＡＭ
を初めその周辺回路に高速処理を行える素子を必要とす
るので、高価になる上、回路が複雑になるという欠点を
有する。

このように、従来のちらつきのノイズの防止方式には、
書き込みが受は付けられる期間を制限することからくる
書き込み効率の低下や、回路の複雑化、あるいは、高速
動作素子の必要性からくる高価格化などの問題点があっ
た。

そこで、本発明の目的は、ルックアップテーブル回路を
従来のものに比べて、大規模、複雑、高価にすることな
く、効率よくルックアップテーブルへのデータの書き込
みが行え、頻繁なテーブル内容の変更も高速にでき、表
示画面上でのちらつきノイズの影響を小さくできるルッ
クアップテーブルのデータ書き込み方式を提供すること
である。

〈課題を解決するための手段〉 上記目的を達成するため、本発明のルックアップテーブ
ルのデータ書き込み方式は、画像を構成する各画素の画
素値を変換するためのルックアップテーブルに画素デー
タを書き込むためのルックアップテーブルのデータ書き
込み方式であって、上記ルックアップテーブルへの画素
データの書き込み動作を上記ルックアップテーブルでの
画素データの変換動作に同期させ、かつ、上記書き込み
動作を１つの画素データに対する変換動作の１サイクル
タイム内に完了させる一方、上記ルックアップテーブル
からの出力データを保持するラッチ手段を設け、書き込
み動作の１サイクルが生じたときには、この書き込み動
作の１サイクルが生じる直前のルックアップテーブルか
らのデータを保持している上記ラッチ手段から引き続き
このデータを出力するようにしたことを特徴としている
。

画像データでは、隣合う画素データ間の相関が高いとい
う特徴があり、ある画素がまわりの画素と全く異なって
いる場合、それがたった１個の画素であってもよく目立
つ。これは人間の視覚特性によるものである。そこで、
この発明のルックアップテーブルのデータ書き込み方式
はこの人間の視覚特性を考慮してなされたものである。

く作用〉 １つの書き込み動作はデータ変換動作に同期して、かつ
そのｌサイクルタイム内に完了する。このため、１つの
書き込み動作によって失われる変換データは必ず！デー
タのみであり、複数のデータが連続して失われることは
ない。ＣＰＵ等によっていかに連続してルックアップテ
ーブルに書き込みが行イっれても、ルックアップテーブ
ルでの書き込み動作はデータ変換動作の１サイクルタイ
ム内に完了されるので、複数データが連続して失われな
い。

また、ＣＰＵ等によってルックアップテーブルへのデー
タ書き込みを行う場合、ＣＰＵ等からの書き込みをいか
に連続して高速で行っても、そのインターバルはルック
アップテーブルでのデータ変換サイクルタイムに比べて
長いため、ルックアップテーブルへの書き込み動作をデ
ータ変換動作の１サイクルタイム内に完了するようにル
ックアップテーブル回路の制御回路を構成すれば、ルッ
クアップテーブル側から見た場合、データ書き込み動作
によって失われる変換データは、たとえば１０データに
ｉつの割合であり、決して連続した複数データが失われ
ることはない。このように、ルックアップテーブルに対
する書き込５動作によって失われる変換データは連続し
ない飛び飛びのデータとなる。

１つの失われた変換データの前には必ず正常な変換デー
タが存在する。書き込みの１サイクルが生じたとき、ル
ックアップテーブルからの出力データを保持するラッチ
手段から、この書き込みの１サイクルが生じる前の、つ
まりｌサイクル前の正常な変換データが失なわれたデー
タの代わりに出力される。つまり、書き込み動作が生じ
たときには、失われる変換データの１つ前の変換データ
が再度出力される。これを表示画面上で考えると、１つ
前の変換データとはラスク走査順序におけるｉつ前のデ
ータで、通常左横の画素であり、通常は同一の画素が２
つ横方向に並ぶことになる。この場合、失われたデータ
の代わりに出力されたデータはまわりのデータと異質な
ものではなく極めて相関の高いデータであるので、人間
の目にはそれは知覚されにくく、ノイズの影響は最小限
に止どめられる。

また、失われた画素データがエツジや境界線上に属し、
隣の画素データとの差異が大きい場合であっても、たと
えば第８図に示すように、表示画面上ではラスク走査方
向に１画素の表示のずれが生じるだけである。ｌ走査線
が５００以上の画素から構成されている場合、ｌフレー
ムだけにおける１画素の表示のずれはほとんど目立たな
い。

〈実施例〉 以下、本発明を図示の実施例により詳細に説明する。

第１図は、本発明のルックアップテーブルのデータ書き
込み方式を実施するためのルックアップテーブル回路の
１例を示す図である。このルックアップテーブル回路は
第４図に示した従来のルックアップテーブル回路に、ル
ックアップテーブルへの画素データの書き込み動作を上
記ルックアップテーブルでの画素データの変換動作に同
期させ、かつ、ラッチを制御する制御回路を付加したも
のである。したがって、第４図に示したものと同じ構成
には同じ番号を付してその説明を省略する。

第１図において、２０は図示しないＣＰＵ等にアドレス
バス２■とコントロールパス２２によって連結され、Ｃ
ＰＵ等がＳＲＡＭＩに書き込み動作を行おうとしている
ことを検出するためのデコーダである。また、２３はフ
リップフロップで、このフリップフロップ２３はデコー
ダ２０の出力をクロック信号ＣＬＫに同期して制御信号
発生回路２４に入力する。また、フリップフロップ２３
からの出力はフリップフロップ２５とＡＮＤゲート２６
とによって、クロック信号ＣＬＫの１サイクル内のパル
スとなる。上記制御信号発生回路２４は、フリップフロ
ップ２３，２５、ＡＮＤゲート２６を介してクロック信
号ＣＬＫに同期して入力されるデコーダ２０の出力をト
リガーとしてクロック信号ＣＬＫの１周期内にＳＲＡＭ
Ｉの書き込み動作が完了するように、データ変換時に使
用されるバッファ５およびラッチ２と、データ書き込み
時に使用されるバッファ６を切り換えるアドレス切換信
号ＡＳ″と、ＳＲＡＭＩのための書き込み信号ＷＥ’と
、バッフ７７のための出力制御信号ＯＥ’とを生成する
。この制御信号発生回路２４は、第２図に示すように、
出力遅延（第３図に示す。）を行う遅延素子（デイレイ
ｌ−デイレイ６）と、反転、ＡＮＤ、ＮＡＮＤの論理素
子によって形成している。

また、フリップフロップ２７はＡＮＤゲート２６の出力
をＤ入力に受け、インバータ３ｏを介してクロック信号
ＣＬＫの反転信号を受けて、書き込み動作が行われてい
ることをクロック信号ＣＬＫの半周期遅れで検知するも
ので、ＡＮＤゲート２８と共に働いて、書き込み動作が
行なわれた直後にクロック信号ＣＬＫがラッチ３に入ら
ないようにするスイッチの役目を果たす。

以上がルックアップテーブルへの画素データの書き込み
動作を上記ルックアップテーブルでの画素データの変換
動作に同期させ、かつ、書き込み動作を変換動作の１サ
イクルタイム内に完了させるための手段の構成である。

上記構成のルックアップテーブル回路のデータ変換時の
動作は第４図の従来例と路間じなので、データ書き込み
時の動作のみを第３図に示すタイミングチャートを参照
して説明する。デコーダ２０の出力をトリガーとしてフ
リップフロップ２３２５とＡＮＤゲート２６によってク
ロックの１サイクル内のパルスが制御信号発生回路２４
に入力され、制御信号発生回路２４からのアドレス切換
信号ＡＳ’が“Ｈｉｇｈ”になると、バッファ５の出力
端子はハイインピーダンスとなり、また、ラッチ２の出
力が禁止され、データ変換は行なわれない。

一方、このとき、書き込み信号ＷＥ’は“Ｌｏｗ”に変
わってＳＲＡＭＩは書き込み可能な状態となり、ＳＲＡ
ＭＩのアドレス端子にバッファ６から書き込みアドレス
信号ＷＡが入力される。その後、出力制御信号ＯＥ″が
“Ｌｏｗ”に変わって、ＣＰＵからの書き込みデータＷ
Ｄがバッファ７を介して８１？ＡＭ＋の入出力端子に入
力される。このとき、ラッチ３のクロック信号として働
＜ＡＮＤゲート２８の出力は既に立ち上がっているから
、この間はラッチ３はデータの取り込みを行わず、前回
に取り込んだデータを保持し出力し続ける。第３図のタ
イミングチャートに示すように、書き込み動作はラッチ
２からのデータＲＡの“Ｃ“が“「（Ｃ）”に変換され
るべきときに行なわれ、ラッチ３からは、書き込み動作
が生じる前に出力されていたデータ“「（ｂ）”が出力
され続ける。そして、データ変換の！サイクルタイム内
に、つまりアドレス切換信号ＡＳ’が“Ｌｏｗ“の状態
に戻る前に、書き込み信号ＷＥ”および出力制御信号Ｏ
Ｅ’が“Ｈｉｇｈ”の状態に戻って、書き込み動作が完
了する。続いて、切換信号ＡＳ°が“Ｌｏｗ”に変わっ
てデータの変換動作が続行し、アドレスデータＲＡ″ｄ
°、“ｅ”、・・・がＳｒｌＡＭｌで変換されて、ラッ
チ３からはデータ”ｆ（ｄ）”、“ｒ　（ｅ）”、・・
・が出力される。したがって、本実施例のルックアップ
テーブル回路が第７図に示すような構成の画像処理装置
に設けられた場合、書き込みが行なわれたときは、書き
込みによって失われたデータ（本実施例ではｆ（ｃ））
をその１つ前のデータで補うことになり、表示装置の画
面上には２つの同一の画像データが続いて現れる。失わ
れた画素データがエツジや境界線上に属し、隣の画素デ
ータとの差異が大きい場合であっても、表示画面上では
、第８図に示すように、ラスク走査方向に１画素ａのず
れが生じるだけで、１走査線ｈ＜５００以上の画素から
構成されている場合、このような１画素のずれは殆ど目
立たない。

このように、本実施例によれば、書き込みによって失わ
れる変換データは１つのみであり、しかもそれは書き込
みが行なわれる直前の出力データによって補なわれるの
で、従来においては書き込み動作が生じたときに表示画
面上にはまわりの画素と全く異なったデータが出力され
、そのためそれがたった１画素でもよく目立っていたの
と異なり、人間の視覚特性上殆ど知覚されないで済む。

また、本実施例のルックアップテーブル回路の構成は従
来のルックアップテーブル回路の構成に比べても格別複
雑ならのでなく、わずかに、フリップフロップ２３．２
５．２７と、ＡＮＤゲート２６゜２８と、インバータ３
０、制御信号発生回路２４を付加したに過ぎない。しか
も高速動作をする素子を用いたりしていないので、高価
にならない。

〈効果〉 以上の説明で明らかなように、本発明によれば、ルック
アップテーブルへの画素データの書き込み動作を上記ル
ックアップテーブルでの画素データの変換動作に同期さ
せ、かつ、上記書き込み動作を１つの画素データに対す
る変換動作の１サイクルタイム内に完了させるようにし
ているので、１画素に相当するデータしか失われない。

しかも、この失われたデータの代わりに、この失われた
データと高い相関を持つ書き込み動作のｌサイクルが生
じる直前のルックアップテーブルからのデータがラッチ
手段から出力され、ルックアップテーブルのデータと異
質の書き込みデータが表示画面上に出力されないので、
書き込み動作時に生じる表示画面のノイズは殆ど目立た
なくなる。

また、本発明によれば、従来のように、ルックアップテ
ーブルに対する書き込み期間を制限したりしないので、
効率よく書き込み動作を行うことができろ。

また、本発明のルックアップテーブルのデータ書き込み
方式は、ルックアップテーブルにおけるデータ書き込み
動作、データ変換動作、ならびにラッチ手段の動作のタ
イミングを制御する手段を従来のルックアップテーブル
回路に設けさえ゛すれば実施できるので、本発明を実施
するためのルックアップテーブル回路は従来のルックア
ップテーブル回路に比べて、複雑にも大規模にらならず
、また高速動作素子を用いる必要もないので、高価にも
ならない。

【図面の簡単な説明】

第１図は本発明を実施するためのルックアップテーブル
回路の一例を示す図、第２図は第１図の制御信号発生回
路の一例を示す図、第３図は第１図に示すルックアップ
テーブル回路のタイミングチャート、第４図は従来のル
ックアップテーブル回路を示す図、第５図は第４図のル
ックアンプテーブル回路におけろデータ変換動作時のタ
イミングチャート、第６図は第４図のルックアップテー
ブル回路へのデータ書き込み動作時のタイミングチャー
ト、第７図はルックアップテーブルを有する画像処理装
置の１例のブロック図、第８図は本発明のルックアップ
テーブル回路への書き込み方式において、書き込みによ
って失われる画素データが画像の境界線上にあったとき
の表示画面の様子を示す図である。 ！・・・ＳＲＡＭ、２．３・・・ラッチ、５　、６　、
７　、、、バッファ、２３，２５．２７・・・フリップ
フロップ、２６２８・・・ＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. （１）画像を構成する各画素の画素値を変換するための
   ルックアップテーブルに画素データを書き込むためのル
   ックアップテーブルのデータ書き込み方式であって、上
   記ルックアップテーブルへの画素データの書き込み動作
   を上記ルックアップテーブルでの画素データの変換動作
   に同期させ、かつ、上記書き込み動作を１つの画素デー
   タに対する変換動作の１サイクルタイム内に完了させる
   一方、上記ルックアップテーブルからの出力データを保
   持するラッチ手段を設け、書き込み動作の１サイクルが
   生じたときには、この書き込み動作の１サイクルが生じ
   る直前のルックアップテーブルからのデータを保持して
   いる上記ラッチ手段が引き続きこのデータを出力するよ
   うにしたルックアップテーブルのデータ書き込み方式。