JPH02214090A

JPH02214090A - ランダム・アクセス・メモリー装置

Info

Publication number: JPH02214090A
Application number: JP1307787A
Authority: JP
Inventors: K Habert Brian; ブライアン　ケイ．ハーバート
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1988-12-02
Filing date: 1989-11-29
Publication date: 1990-08-27
Anticipated expiration: 2014-05-31
Also published as: GB2225657A; GB8927204D0; JP2897886B2; US5023838A; GB2225657B

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は集積回路ダイナミック・ランダム・アクセス
・メモリー（ＤＲＡＭ　）に関し、特に従来のり−ドー
モディファイーライトの連続サイクルに対比して、単一
アクセス・サイクル中、ＲＡＭ内に記憶されているデー
タの論理動作を実行する要素付ランダム・アクセス・メ
モリーに関する。

〔従来の技術〕

ディジタル・コンピュータ技術において、ダイナミック
・ランダム・アクセス・メモリー及びその応用は周知で
ある。従来の使用において、メモリー・アレイはその行
及び列アドレスを選択して個々のセルに書込まれるバイ
ナリ・データを記憶するよう配列される。前に記憶した
データの抜出しは同様にアドレスするリード・オペレー
ジ１ンを通して行われる。又、そのオペレージ１ン社同
時に選ばれたセルのデータｔＶフレッシュする。

もし、セルに記憶されているデータと外部データとを論
理的に組合せて同じセルに記憶するなら、従来通〕リー
ドーモディファイーライト動作シーケンスを実行するこ
とができる。

従来のクロック同期システムにおける口°シックアクセ
ス・タイム以上に延び、最低のプロセッサ動作の１つと
なるであろう。

ビデオ・デイスプレィのフレーム・バッファへのランダ
ム・アクセス・メモリー（ＲＡＭ　）の応用及び−時的
ビデオ・ディスグレイに期待するビクセル・カウント及
び色の変化の同時増加に対するＲＡＭの応用）ｉＤＲＡ
ＭＤＲＡＭセルナリ・データと新データとを論理的に組
合わせて同じフレーム・バッファ・セル・アドレスに戻
すことができる速度を増加することが特に必要となる。

故に、コンピュータ・アーキテクチャ及び回路について
現在必要なことは、前記憶データをプロセッサ（ＡＬＵ
　）　Ｋ転送し、論理動作を行ってからその結果のデー
タをメモリー・セルに戻す現方式に対比して、メモリー
・アレイ内でメモリー記憶データと外部データとを論理
的に組合わせることができることである。

〔発明が解決しようとする問題点〕

従って、メモリー・セル・データを引出し、新データと
論理的に組合わせ、それをメモリー・セル・アレイに戻
す際に、従来のリード−モディファイ−ライト・シーケ
ンスよシ短い時間でそれを実行できる有効なアーキテク
チャ及び回路の必要性がいまだ解決されていない。その
上、前記憶データと新データの論理的組合わせは高速及
び高融像度ノビｒオ・デイスプレィに使用するルーチン
を使用しうるよう十分多様性がなけれはならない。

〔問題を解決するための手段〕

この発明は以下説明するようにして上記の問題を解決し
た。この発明は、現実施例罠おいて、すでに従来ＤＲＡ
Ｍセル・アレイに記憶されていたデータと新データとを
ビット又はセルごとに論理的に組合わせるように構成し
たロジカル・ランダム・アクセス・メモリー（ＬＲＡＭ
）ｔ−含む。ビデオ・デイスプレィ・グラフィック・シ
ステムでは、新ピクセル・データ（ソース・データ）は
ＤＲＡＭ内で前に記憶されているパックグラウンド・ビ
クセル・データ（原ストアト・データ）と組合わされて
その結果生じた論理的組合せビクセル・データが同じＤ
ＲＡＭセルに記憶される。ＬＲＡＭはシングル・メモリ
ー・アクセス・サイクルで論理的組合せを行う。

リード・ライト・サイクルを単一の動作に統合すルコと
ｉｊ　ＤＲＡＭアレイから選ばれたセルをアドレスした
とき、メモリー・アレイのセンスアンプと相互作用する
ロジックを通して達成される。

ソース・データはブーリン（Ｂｏｏｌｅａｎ　）ロジッ
ク・モード選択信号と組合わされ、セルの各アドレシン
グ中に、制御状態信号Ｆ’０ＲＣＥ　ｌ　、　ＦＯＲＣ
Ｅ　Ｏ。

ＣＯＭＰ　（補数）又はＮ０ＯＰ　（変更せず）を発生
する。

追加のロジックはセル・原ストアト・データに制御信号
の影響を直ちに示す。そのデータはまだセンスアンプに
あシ、直ちに論理組合せに使用できる。

ＬＲＡＭアーキテクチャはメモリー・セル又はアレイ構
造の主な再設計を要求せずにＤＲＡＭの有効バンド幅を
増加する。この発明の特徴はＬＲＡＭのセンスアンプに
組込まれる成分数を減少することである。

静的ＲＡＭ構造にも使用できるが、この発明は特にＤＲ
ＡＭに適しておシ、シングル又は多重ポート構造及び高
速ＤＲＡＭ　ｉ必要とする連続リード−モディファイ−
ライト・サイクルの実行に適している。

好ましいアーキテクチャは選ばれたロジック動作を表わ
すデータを記憶するモード・レジスタと、センスアンプ
の制御信号を発生するためソース・データとモード信号
とを組合わせるデコード・ロジックとを含む。センスア
ンプのロジックは原ストアト・データをアドレスし、制
御信号に応答してモード選択を満足する新セル・ビット
状態を選択する。

〔実施例〕

第１図はＬＲＡＭをフレーム・バッファとして使用した
ビット・マツブト・ビデオ・ディスグレイ・システム内
でこの発明の説明に使用するロジカル・ランダム・アク
セス・メモリー（ＬＲＡＭ　）である。

そのような応用における従来のＲＡＭ　Ｋ対するＬＲＡ
Ｍの使用はノリーンが変化する速度及びフレーム・バッ
ファに挿入される速度を増加し、直接走査及びディスグ
レイを可能にする。好ましい構成のＬＲＡＭはシングル
・メモリー・アクセス・サイクルでピクセルによシソー
ス・データと原ストアト・データとを論理的に組合わせ
る。これはリード−モディファイ−ライト動作シーケン
スを使用してフレーム・バッファ・メモリー・セル・デ
ータを変更する従来のＤＲＡＭフレーム・バッファと対
比するものである。

当時のビット・マツブト・カラー・ビデオ・ディスグレ
イ・システムは多重ビットから成るデータ・ワードを使
用して、デイスプレィ・スクリーンの各ビクセル位置の
色構成を表わす。各ピクセルにあるビットの数が屡々ピ
クセルの深さを表わす。ビデオ・ヌクリーンに像をディ
スグレイするため、ビデオ・システムのデイスプレィ・
プロセッサはフレーム・パラ２アＤＲＡＭからピクセル
・フード・データを読出し、バイナリ・データ・ワード
を色及びプリン、キングのような属性を表わす値に論理
的に変換し、ピクセルごとＫその色情報ｔビデオ・デイ
スプレィのドライバ回路に送信する。

ＩＪｔＡＭはグラフィック・モードで特に有益である。

テスト・モードで、現データは単に書込まれる（交換モ
ード、０＝Ｓ）。マイクロソフト・ウィンドウのような
グラフィック・インタフェースにおけるロジック動作Ａ
ＮＤ及びＸＯＲは屡々１ｃｏｎ基準カーサのよりなピク
セル・ノナターフｆｆ”イスプレイするのに使用される
。

従来のグラフィック・デイスプレィは長さが変化する２
レーム・パラ２ア・メモリー・サイクルを支持しない。

可変長メモリー・サイクルを支持しな込システムでは、
ＬＲＡＭは、又、システム・バスのアクセスは１回に１
つ以上要求できないので大きな成果の改善が期待できる
。そのような従来のデイスプレィ・アダプタ・アーキテ
クチャは２本ノシステム・パス・トランプクシ３ンを要
求し、そのトランプクシ１ンはフレーム・バフ７７のＤ
ＲＡＭに対する２つのランダム・アクセス・サイクル・
エル長い場合さえ存在する。

可変長メモリー・サイクルを支持するシステムでは、Ｌ
ＲＡＭ機能ｒニード方法論、すなわち、制御作用ＦＯＲ
ＣＥ　Ｏ、ＦＯＲＣＥ　１　、　Ｎ０ＯＰ及ヒＣＯＭＰ
ノ使用はデータを処理する最も速い方法を提供する。ロ
ジックの組合わせは作図プロセッサで行うことができる
が、可変長メモリー・サイクル能力があっても、この方
式は更に追加の実行時間を必要とし、最小期間をこえた
リート１−モディファイ−ライト時間の延長を必要とす
る。

ロジック作用は、前記憶データが一般に原ストアト（又
はデイステイネ−シーン）又はバックグラウンド・デー
タ畜であり、前記憶ＤＲＡＭ　７’−夕と称して説明す
る。ＤＲＡＭに直接書込まれるか、又は前記憶ＤＲＡＭ
データと論理的に組合わされる新データは一般にソース
・データ又は前景データと呼はれる。ピクセルによるソ
ース及び原ストアト・データの論朋的組合わせはグラフ
ィック・ソフトウェア・ルーチンを使用してプロセッサ
で行われる。

代表的なロジック動作はソース・データと原ヌトアド・
データとのＸＯＲ（排他的オア）組合わせでアシ、デイ
スプレィされたピクセル・データをその原状態に戻し、
ＸＯＲ作用の第２の応用に続くというその能力によって
有名゛になった。形式に関係なく、そのロジック作用は
、従来のＤＲＡＭフレーム・バッファ・データは結論状
態に達するまでリード−モディファイ−ライト・メモリ
ー動作シーケンス？受けることを要求し続ける。

現ロジック・ランダム・アクセス・メモリー（ＬＲＡＭ
　）回路はシングルＤＲＡＭセル・アクセス・動作にお
いて多様なロジック動作を実行する能力を有ｆる。フレ
ーム・バッファはＤＲＡＭと共に高速変化を支持すると
共にＤＲＡＭの基本的セル及びアレイ構造を保持する。

現に、ＬＲＡＭの実施例は１６の作図モードを提供し、
各々はソース・データと共にピクセルによる原ストアト
・データとの個々に規定された論理的組合わせに対応す
る。テーブルＩにおいて、論理的組合わせから発生した
新原ストアト。

データはシングル・アクセス・サイクルの結果によって
ＤＲＡＭ　Ｋ保持される。新原ストアト・データを示す
１６作図モード（＃０〜１５）の選択はモード・レジス
タ・ラインＲ１〜Ｒ４による。

Ｄ＝ＯＤ＝Ｄ轟５Ｄ＝（Ｄでない）＆５Ｄ＝ＳＤ＝Ｄ＆（Ｓでない）Ｄ＝＝ＤＤ＝ＤＸＯＲ３Ｄ＝＝Ｄ　ｏｒ　　５Ｄ＝（Ｄ　ｏｒ　Ｓ）でないＤ＝＝（ＤＸＯＲ８）でないＤ＝ＤでないＦＯＲＣＥＯＦＯＲＣＩｉｌ：０ＦＯＲ（ＪＯＮ０ＯＰＦＯＲＣＥＯＣＯＭＰＦＯＲＣＥＯＦＯＲＣＥＩ：ｌＮ０ＯＰ　　　ＦＯＲＣＥＯＮＯＯＰ　　　Ｎ０ＯＰＮＯＯＰ、　　　ＣＯＭＰＮＯＯＰ　　　ＦＩＯＲαｌＣＯＭＰ　　　ＦＯＲＣ％：ＯＣＯＭＰ　　　ＮＯＯＰＣＯＭＰ　　　ＣＯＭＰ１１　　Ｄ＝（１）でない）又はＳ　　　１　　０　　
１　　１　　ＣＯＭＰ　　　ＦＯＲＣ’Ｅ１１２　　Ｄ
＝Ｓでなイ１　１　０　０　　ＦＯＲ（ＪＩ　ＦｏＲＣ
ＥＯ１３Ｄ＝ＤＯＲ（Ｓでなに）　　１１　　０　１Ｆ
Ｙ）ＲＣＥｔＮＯＯＰ１４　　Ｄ＝（Ｄｉｓ′ｒｃなイ
１　　１　　１　　０　　ＦＯＲＣＥＩＣＯＭＰ１５　
　Ｄ＝１　　　　　　　１　　１　　１　１　　ＦＯＲ
ＣＥＩ　ＦＯＲＣＥＩ上記テーブル■の最後の２列に示
すこの実施例の制御信号はＬＲＡＭの原、ストアト・デ
ータに直接作用し、単一アクセス・サイクルで、ソ７ス
・データ及び原ヌトアド・データの規定された論理的組
合わせをセルによって実施した新データを発生して記憶
する。テーブルＩにおいて、　ＦＯＲＣＥ　Ｏは、アク
セス・サイクルに従ってＤＲＡＭメモリー・セルに記憶
されるデータ・ピットはバイナリＯ状態に強制されるこ
とを意味する。同様ＩＣ，ＦＯＲＣＥ　１は、そのデー
タ・ピットはバイナリ１状態に強制されることを意味す
る。Ｎ０ＯＰはアドレスされたメモリー・セルに前にあ
ったデータの動作変化の欠落を表ワス。コマンドＣＯＭ
Ｐは補数動作を示し、ツレによってアドレスされたメモ
リー・セルに前に６つたデータがアクセス・サイクルの
達成で反転するということを意味する。テーブル■は、
ソース・データ（Ｓｌ及び原ストアト・データ（Ｄ）の
相当入念なロジックの組合せはアクセス・サイクルの開
始において、セルにある原ストアト・データに直接４ツ
ノ制御信号Ｆ’０ＲＣＥ　Ｏ、Ｆ’０ＲＣＥ　１　、　
ＣＯＭＰ及びＮ０ＯＰを使用して達成することができる
こと？示す。

テーブルＩに規定した動作を表わす他の方法は真値テー
ブルを通して行われる。テーブル■に示すようＫ、ソー
ス・データ及び原ストアト・データ間の関係は１組の４
レゾスタ・ラインＲ１〜Ｒ４によって規定することがで
きる。テーブル■及び■に関し、Ｒ４−Ｒ１はモード番
号θ〜１５を表わすバイナリ表現であることに注目しよ
う。

テーブル　■ 原ヌトアド・データライン・レジスタテーブルＩ、■に表わした情報を詳細に検討すルト、原
ストアト・データ値がテーブルＩに指定した論理組合せ
を実行するべく明確に知る必要はないということ１に認
識させるものである。例えば、Ｄ及びＳのロジックＡＮ
Ｄに基づく新り値を持つように規定するモード＃Ｉにお
いて、ソース・ピクト０は常に新涼ストアト値ｏ６発生
する。他方、ソース・ピットが１であれば、新たな原ス
トアト値はもとの原ストアト値に等しい。これはテーブ
ルＩのモート０＃１において、ソース・ピットＯのとき
に指定されたＦＯＲＣＥ　Ｏの結果にニジ、ソース・ピ
ットが１のときに指定されたＮ０ＯＰの結果に反映する
。この例から拡大して、テーブルＩはソース・データの
バイナリ値に応答して制御信号オペレータのフレーム（
ＰＯＲＣＥ　Ｏ、ＦＯＲＣＥ　１　、　Ｎ０ＯＰ　、　
ＣＯＭＰ　）内で行うことができる比較的広い組の組合
せロジックを規定するということに注意しよう。ＬＲＡ
Ｍの最終的ゴールは前に記憶された原ヌトアド・データ
に関するロジック動作を実行してシングル・メそリー・
アクセス・サイクル内で新たな原ストアト・データを形
成する構造を明示することである。

テーブルＩに規定された論理的動作は第１図のＬＲＡＭ
アーキテクチャを使用してランダム・アクセス・メモリ
ーに組入れられる。ダイナミック・セルの基本的メモリ
ー・アレイ１　（ＤＲＡＭプレイ）は行デコード２及び
列デコード３と共に従来のＤＲＡＭの対応する要素にほ
ぼ等しい。シフトレジヌタ４は屡々ビデオ、・デイスプ
レィ・システムに使用される直列データを出力容易にす
る。この発明の基本的差違はラッチ及びロジック・ブロ
ック６と、従来はセンスアンプのみを含むロジック付セ
ンスアンプ・ブロック７とＫある。

シングル・メモリー・アクセス・サイク″ルの論理的組
合せと、メモリー・セル・アレイｌのアドレスされたセ
ルに対するデータのエントリとは、ソース・データ及び
モード選択データをラッチ及びロジック・ブロック６に
挿入することによって開始される急速な動作シニケンス
によって達成される。ブロック６から発生した論理的に
規定した制御信号はわずか遅延したライト・エネーブル
信号（盟）と共にロジック付センスアンプ・ブロック７
に送信される。そのようにして発生した入力信号はブロ
ック７のセンスアンプによる検出中、メモリー・アレイ
ｌから受信した原ストアト・データと共に論理的に相互
作用を受ける。メモリー・アクセス・サイクルの終了に
よりセンスアンプの出力及びアドレスされたメモリー・
セル・データの状態は選ばれたモード及びソースパデー
タによって規定された組合わせの論理的結果である。

ソース・データと原ストアト・データとの論理的組合わ
せはピット又はワードごとに供給されるモード選択と共
に、シングル・ビット・ホーマットで、又は複数ピット
・ワード・ホーマットで行われる。８ビツト・ワードの
ソース及び原ストアト・データと、８ビツト・パスと、
８ビツト・レジスタとが、現在のビデオ・デイスプレィ
・システムでは一般的である。そのような場合、論理的
組合わせ中に、多ピット・ワードから個々のピット又は
ビット群金マスクすることによって、ワードの論理的組
合わせにおける選択が可能である。

第１図ＬＲＡＭアーキテクチャに基づく概念は他のダイ
ナミック・セルから成るメモリー・アレイについても使
用することができる。しかし、よシ高い密度、よシ低い
相対的アクセス速度及びリフレッシュの必要性ｄ　ＬＲ
ＡＭアーキテクチャ及び回路をダイナミック・メモリー
に対して特に最適にする。

この点に関し、ＬＲＡＭにおけるデータの同時センス及
びリフレッシュはこの発明に対するようなシングル・ア
クセス・サイクルにおける論理的組合せを容易にする。

列ライン選択によってアドレスされたものを除き、すべ
てのセンスアンプは夫々のビット・ラインをリフレッシ
ュする。

第１図の複合ＬＲＡＭアーキテクチャにおける従来の要
素の流行はこの発明による他の有益な面を提案する。制
御信号オペレータＦ’ＯＲＣｇ　Ｏ、ＦＯＲＣＥ　１　
。

及びＮ０ＯＰによって規定された論理的組合わせは比較
的標準のＤＲＡＭ装置及びセンスアンプ回路を使用して
実施することができる。その結果、代替実施例において
は、テーブルＩのモード参２，６゜８〜１１及び１４’
ｌｋ除き、すべての論理的組合わセモードは標準ＤＲＡ
Ｍ及びセンスアンプ回路を使用し、シングル・メモリー
・アクセス・サイクルで行うことができる。複数アクセ
ス・リード−モディファイ−ライト・サイクルは上記に
リストされたＣＯＭＰ制御信号関係モードの１）を選択
したときに使用することができる。

第１図のＬＲＡＭアーキテクチャはメモリー・アレイ１
に記憶されているデータに対するリード動作を通し、比
較的従来の方式で動作することができる。その結果、リ
ード・サイクルは行アドレス・ストローク（ＲＡＳ　）
及び列アドレス・７トローブ（ＣＡ８　）と同期して夫
々のデコード２，３に対し行及び列アドレス情報を与え
ることを含む。ライト（書込）動作はＬＲＡＭの動作速
度を従来のＤＲＡＭから非常に異ならしめるロジック要
素を使用する。

第１因のラッチ及びロジック・ブロック６は第２図に詳
細に示すようにモード選択データＲ１〜Ｒ４’ｉラッチ
する多ビット・モード・レジスタ８を含む。ソース・デ
ータ・ラッチ・ブロック９はライト信号に基づくストロ
ーブ飄′に応答してソース・データ・ビットを保持し、
その後そのビットをデコード・ロジック・ブロックＩＩ
Ｋ送る。デコード・ロジック・ブロック１１はすべてテ
ーブルＩに示すようにＮ０ＯＰ　、　ＦＯＲ（Ｊ　Ｏ、
ＦＯＲＣＥ　１及びＣＯＭＰ信号の状態を規定するよう
モード選択データＲ１〜Ｒ４とソース・ビット・データ
とを論理的に組合わせる。Ｎ０ＯＰ信号は反転され、Ａ
ＮＤｆ−）１２からの立上り端遅延ライト（書込）信号
と組合わされ、ロジック付センスアンｆ７　（第１図）
に送信されるライト（ＷＲＩＴＥ　）信号１ｊｔ＋発生
する。ＡＮＤゲート１２からの信号ＷＲＩＴＥは、又ト
ランジスタ１３にオア（ＯＲ）ゲート１４の出力全選択
的に通過可能にし、そのオア・ゲート１４はＦＯＲＣＥ
　１信号とＣＯＭＰ信号とを組合わせる。。このｆ−）
出力信号はロジック付センスアンプ・ブロック７に送信
されるセンスアンプ・データとなる。信号ＣＯＭＰはロ
ジック付センスアンプ・ブロック７にも向けられる。

第３図は第２図のデコード・ロジック・ブロック１１の
内部構造を示す。アンド・ｒ−）１６〜１９及び２１〜
２４と、オア・ダート２６　、２７と、インバータ２８
．２９．３１とはモード選択ラインＲ１〜Ｒ４のために
テーブルＩの各モードによって規定されたロジック動作
と一致する構成である。

第４図＃ｉＬＲＡＭの１ビツト・ラインのための代表的
なロジック付センスアンｆを示す。第４図のロジック付
センスアンプ回路は従来の多ビット・ライン・メモリー
・アレイ構造のビット・ラインの番号と同一である。

メモリー・アレイ１（第１図）からのビット・ライン・
データはノード３６からセンスアンプに入る。センスア
ンプの出力はノード３７から供給される。残シの信号は
前の数字から識別でき、第５図の波形で規定した遅延変
動によるものである。

サンダル・ノード３９の電圧が比較されるべき基準電圧
はＶ　　　で指定する。■　　　の大きさは。

ＲＩＦＯｆｆｉＮ　　　　　　　　　　　　　　　　　
　　　ＲＩＦＧＩＮロジック０とロジックトレベルがビ
ット・ライン３６からノード３９に転送されるときにサ
ンダル・ノード３９に見られる電圧間の半分が典型的な
ものである。

第１図及び第４図の実施例に適した信号の波形を第５図
に示す。ＤＲＡＭアドレシングに日常使用されているも
のから明らかに異なる信号の１つはＲＡＳ　Ｐ及びＣＡ
ＳＰと称するものである。これらの信号は、そこから２
つの展開、すなわちその遅延間隔は行デコード・ブロッ
ク２１に十分安定させうるものであること、アレイ出力
データをロジック付センスアンプ・ブロック７（第１図
）に出力できるものであることという短い遅延によって
区別することができる。

第４図のセンスアンプの機能は標準ＤＲＡＭの作用とほ
ぼ同一である。そのワード動作における七ン２アングは
ビット・ライン９電圧レベルを検出してアドレスされた
メモリー・セルのバイナリ状態を決定する。ライン３６
のビット・ライン・データはトランジスタＭ６ｉ介して
テンプル・ノード３９に送られ、それに続くセンスアン
プによる感知がトランジスタ１４１に介してセンスアン
プ・データ・ライン３８に供給される。トランジスタ１
４はリード信号によってドライブされる。

リード動作用のセンスアング設計基準に従い、サンプル
・ノード３９はビット・ラインにアドレスされたＤＲＡ
Ｍメモリー・セルに記憶されているチャージの大きさに
基づき、基準電圧レベルｖＲゎ１ｅＮＫ比例し九１ハイ
”又は″′ロー”電位に引っばら・れる。差動回路トラ
ンジスタＭｌ−Ｍ５Ｆｉ、ＶＲゎ。Ｎに対しサンダル・
ノード３９の電圧レベルを比較し、トランジスタＭ１２
〜Ｍ１３におけるその後の増幅に従い、アドレスされた
メモリー・セルの状態を表わすセンヌアング出力レベル
（ノード３７）ｆｔ決定する。トランジスタＭ８　、Ｍ
ｌ　Ｏを含むフィードバック・ルーノは、その読取シ（
リード）の値と同一の状態にリフレッシュする手段とし
てサンダル・ノード３９が完全なデータ状態値（ｖＤＤ
又は接地）に引っばられるということを保証する。各ビ
ット・ラインのセンスアング出力は第１図に示すように
直列出力のためにシフトレジスタ４に送信され、選択及
び出力のために列デコード３に送信される。

ＣＯＭＰ作用を使用する動作のため、ビア）・ラインの
電圧レベルはＭ６を介してサンプル・ノードと共有する
チャージである。信号ＣＯＭＰ’はトランジュタＭ６ｉ
介しζビット・ライン３６とサンダル・ノード３９との
間でチャージを分割するに十分な期間だけ遅延される。

Ｍ６は、ＣＯＭＰ’信号がロジックＯになったときに夕
〜ンオフする。サンプル・ノード３９のロジック・レベ
ルはセンスアンプで決定され、反転した値はトランジス
タＭ１７を通シ、インバータ３５によってビット・ライ
ン３６にドライブされる。

この実施例において、書込信号は第２図で前に説明した
信号■′の遅延立上り端に直接応答する。

この遅延はセンスアンプに対する書込の前に、サンプル
・ノードに現われたビット・ラインのバイナリ状態を確
認するための十分な時間を与える。

書込モードのＬＲＡＭの動作はリード信号をインアクテ
ィブにし、トランジスタＭ１４１にディセーブルし、ト
ランジスタＭ１５を可能にするよう書込信号をアクティ
ブにすることを要求する。ＣＯＭＰ’がアクティブのと
き、センスアンプ・データ・ライン３８はサンプル・ノ
ード３９をドライブするようライト信号のレベルに接続
される。グルダウ／抵抗３２はセンスアンプ・ｒ−タ・
ライン３８のインピーダンスが高いが電位が低いときに
サンプル・ノード３９にチャージする放電路を形成する
。ＣＯＭＰ’及びＲＡＳＰ’両方共アクティブであるか
ら、トランジスタＭ６はす゛ングル・ノード３９がらメ
モリー・プレイのビット・ラインに書込状態を送信する
ことができる。

モード選択データＲ１〜Ｒ４によって規定されたロジッ
ク動作がメモリー・アレイ・ビット・ライン・データの
状態が書込シーケンスの要素として補数にしなけれはな
らないということをモード選択データＲ１〜Ｒ４によっ
て規定されたロジック動作がソース・データ・ビットに
ついて設定したとき、アクティブＣＯＭＰはトランジス
タＭ６をディセーブルしてサンプル・ノード３９からの
センスアンプ・データ・ライン３８を切る。書込。

ＣＯＭＰ及びセンスアンプ・データの各状態のアンド・
ｆ−ト３３における論理的組合せはトランジスタＭｌ　
７ｉ通し、インバータ３４′ｆｔ介して発生したライン
１７の反転センスアンプ出力値を供給する。

ゲート３３のアンド状態はセンスアンプ・データの書込
信号の動作に関連して遅延される（第２図）。

ＡＮＤＮ−ゲート０入力信号ＲＡＳ　Ｆｉ）ランジスタ
Ｍ６ｉディセーブルして、トランジスタＭ１７０′可能
化と一致するサンプル・ノード３９からのビット・ライ
ン３６切り、その後、その反転状態をビット・ライン３
６及びアドレスされたメモリー・セルに送信する。それ
Ｋよって、第４図のロジック回路付センスアンプはアド
レスされたメモリー・アレイ・セルのデータを反転する
べき選択能力を与え、その反転はシングル・メモリー・
アクセス・サイクル期間内で行われる。

第４図のロノック付センスアンプの動作は一般ＫＲＡＳ
プリチャージ時間というインアクティブ・レベルにおい
て、行アドレス・ストロ−１８号（ＲＡＳ　）によって
開始される。その期間中、ＲＡＳが１ハイ”状態である
と、トランジスタＭ７は導通してサンダル・ノード３９
ｔ−グリチャージする。

信号ＲＡＳ　Ｐは信号ＲＡＳに対しタイミングが同一で
あシ（ｍ５図）％ＲＡＳＰ信号はビット・ラインの安定
化時間だけ遅延するということが異なる。ＲＡＳＰが”
ロー”Ｋ遷移した後、ビット・ライン３６からのデータ
はトランジスタＭ６を介し、ｆｆ　−１３４におけるＲ
ＡＳＰ’及びＣＯＭＰ’信号のロジカル・アンド組合わ
せに応答して、センスアンプのサンプル・ノード３９（
Ｃゲートされる。

センスアンプ・トランジスタＭｌ、Ｍ３はトランジスタ
Ｍ２　、Ｍ４にはｔＸ同一である。基準電圧Ｖ□、０よ
はトランジスタＭ４のｒ−）電極に供給され、サンプル
・ノード３９の電圧は差動補数トランジスタＭ３のダー
ト電極に供給される。この構成は、サンプル・ノード３
９の電圧がｖＲＩＣＦ。、、Ｎよシ大であれは、トラン
ジスタＭ１２のｒ−ト電極に対するドライブ信号はトラ
ンジスタＭ１３のｒ−ト電極に対するドライブ信号より
低く、センスアンプ出力ノード３７の電圧レベルを減少
させる。

トランジスタＭＩＯ及びＭ８を通るサンプル・ノ−ド３
９に対するフィードバック・ルーノはサンプル・ノード
３９１に正電源レールｖＤＩ）にドライブする。サンプ
ル・ノード３９に送られたピット・ライン信号の１０−
”初期レベルはセンスアンプ出力３７の反対極性電圧を
発生する。センスアンプのこの部分は従来のＤＲＡＭセ
ンスアンプと多くの点で同一である。

多重ライン・データを取扱うＬＲＡＭ構造における異な
る論理動作（ＦＯＲＣＥ　１　、　ＦＯＲＣＥ　Ｏ、Ｎ
０ＯＰ及びＣＯＭＰ　）は異するセンスアンプ段のビッ
ト・ラインにおいても行われる。例えば、もし、テーブ
ル■のモード＃４が、そのモードＤ＝Ｉ）＆（Ｓでない
）のもとにオベラテイプであると規定されると、及ヒソ
ース・レジスタが１０＃及び″１″両テータ値を受信す
ると、ＦＯＲＣＥ　Ｏ制御信号は、ソース・ビットが１
”の場合、センスアンプにおけるロジック動作を規定し
、ソース・ピットが′０”の場合、Ｎ０ＯＰが実行され
る。Ｎ０ＯＰ　ｔ’ｉ単にＲＡＭセルをリフレッシュす
る。この′ようにアクセスされたすべてのビット・ライ
ンはリフレッシュされるか新値が書込まれる。

ＬＲＡＭアーキテクチャの代替構成はトランジスタ数を
減少することはできるが、動作速度を少々失う。例えば
、ＣＯＭＰの状態を認識し、実行するロジックは現セン
スアンプの配置の代りに行デコーダに置くことができる
。それでも本発明の焦点である４つの制御オ（レータ（
ＦＯＲＣＥ　Ｏ、ＦＯＲＣＥ　１　。

Ｎ０ＯＰ及びＣＯＭＰ　）　を論理的に発生してシング
ル・メモリー・アクセス・サイクル中にソース・データ
ト原ストアト・データとを論理的に組合わせるよう動作
するということに変シはない。

ＬＲＡＭの利益はカラー・グラフィック・ビデオ・デイ
スプレィ・システムに特に重要であり、大きなビクセル
・カウント、拡大したカラー・ｐＪ？レット及び高い作
図速度の組合わせ効果によって達成される例外的速度の
フレーム・バッファＤＲＡＭ　ｉ要求することができる
。そのようなデイスプレィ・システムにおいて、このＬ
ＲＡＭ　ｔｉミシングルポート・メモリー・アレイ・ア
ーキテクチャＫｆｆｆｌＪ限されず、例えば多重ポー）
　ＲＡＭ構造にも適用して更に高度な効果をあげること
ができる。

【図面の簡単な説明】

第１図は、ＬＲＡＭアーキテクチャのブロック図。第２図は、５センスアング・ロジック回路に転送される
制御信号、ソース・データ及びモード選択データ間の関
係を示す図、第３図は、モード選択及びソース・データに基づく制御
信号のデコードを示す回路図、第４図は、単一ビット線
に対するセンスアンプの一実施例を示すＬＲＡＭ回路図
、第５図は、メモリー・アレイ・ストローブ及びアドレス
信号の一般的タイミング関係を示すタイミング図である
。図中、ｌ・・・メモリー・セル・アレイ、２・・・行デ
コード、３・・・列デコード、４・・・シフトレジスタ
、６・・・ラッチ及びロジック、７・・・ロジック付セ
ンスアンプ、８・・・モード・レジスター９・・・ソー
ス・データ、−ラッチ、１１・・・デコード・ロジック
、１２・・・アンド・ダート、１３・・・トラ／ジメタ
、１４・・・オア・ダート、１６Ｓ１９．２１〜２４・
・・アンド・ｒ−ト、２６．２７−．１７１’−）、２
８，２９゜３１・・・インバータ、３６・・・ピット・
ライン、３９・・・サンダル・ノード。出願代理人斉　　藤勲

Claims

【特許請求の範囲】

（１）メモリー・アレイからアドレスされる行ラインを
選択する行デコードを持つランダム・アクセス・メモリ
ーと、メモリー・アレイ・ビット・ラインからのデータ信号に
応答するセンスアンプと、選ばれたロジックの組合わせによって規定された制御信
号及び新データ信号を発生するモード・ロジック手段と
、モード・ロジック制御信号に応答して前記メモリー・ア
レイからの行ラインのアドレス指定中前記センスアンプ
のデータを変更する手段とから成る新及び前記憶データの論理組合わせをランダム・アクセ
ス・メモリーに急速に挿入する回路。