JPH06111010A - Ｄｒａｍ及びコントローラ - Google Patents
Ｄｒａｍ及びコントローラInfo
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- JPH06111010A JPH06111010A JP4283898A JP28389892A JPH06111010A JP H06111010 A JPH06111010 A JP H06111010A JP 4283898 A JP4283898 A JP 4283898A JP 28389892 A JP28389892 A JP 28389892A JP H06111010 A JPH06111010 A JP H06111010A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract
(57)【要約】
【目的】 単一のＤＲＡＭに対して複数の使用方法を可
能として拡張性を高め，且つ，高速アクセスを行なう。
また，簡単な構成，且つ，短い処理時間でＹＭＣのデー
タとＲＧＢのデータとの白データの論理が逆であること
に対応する。 【構成】 データバス１０５を介して転送されたデータ
を記憶するためのメモリ部１０１と，バス幅を指定する
モード信号（ＭＯＤＥ０信号）に基づいて，データバス
１０５の幅を選択するマルチプレクサ（ＭＰＸ）１０２
と，データの反転を指定するモード信号（ＭＯＤＥ１信
号）に基づいて，書き込みデータ或いは／及び読み出し
データを反転する反転回路１０３と，ＭＯＤＥ１信号に
基づいて，反転時に非反転データの通過を停止し，非反
転時にデータを通過させる非反転回路１０４とから構成
される。
能として拡張性を高め，且つ，高速アクセスを行なう。
また，簡単な構成，且つ，短い処理時間でＹＭＣのデー
タとＲＧＢのデータとの白データの論理が逆であること
に対応する。 【構成】 データバス１０５を介して転送されたデータ
を記憶するためのメモリ部１０１と，バス幅を指定する
モード信号（ＭＯＤＥ０信号）に基づいて，データバス
１０５の幅を選択するマルチプレクサ（ＭＰＸ）１０２
と，データの反転を指定するモード信号（ＭＯＤＥ１信
号）に基づいて，書き込みデータ或いは／及び読み出し
データを反転する反転回路１０３と，ＭＯＤＥ１信号に
基づいて，反転時に非反転データの通過を停止し，非反
転時にデータを通過させる非反転回路１０４とから構成
される。
Description
【０００１】
【産業上の利用分野】本発明は，カラー多値画像用プリ
ンタ，カラー多値画像用スキャン等に使用されるページ
メモリ用ＤＲＡＭ及びコントローラに関する。
ンタ，カラー多値画像用スキャン等に使用されるページ
メモリ用ＤＲＡＭ及びコントローラに関する。
【０００２】
【従来の技術】カラー多値画像用プリンタ，カラー多値
画像用スキャン等に使用されるコントローラは，一般
に，その内部にページメモリ用ＤＲＡＭを有しており，
データ転送の高速化と各種モードに応じた複雑な制御を
行なうために，大規模な回路構成となっている。
画像用スキャン等に使用されるコントローラは，一般
に，その内部にページメモリ用ＤＲＡＭを有しており，
データ転送の高速化と各種モードに応じた複雑な制御を
行なうために，大規模な回路構成となっている。
【０００３】コントローラには，種々のモードが要求さ
れ，例えば，対象ユニットがプリンターの場合，プリン
タへのデータ出力処理，色の対象としては色の３原色
（ＹＭＣ），データ転送方法は３原色同時，また，対象
ユニットがスキャナの場合，スキャナへからのデータ入
力処理，色の対象としては光の３原色（ＲＧＢ），デー
タ転送方法は１色ずつ等のようなモードがある。
れ，例えば，対象ユニットがプリンターの場合，プリン
タへのデータ出力処理，色の対象としては色の３原色
（ＹＭＣ），データ転送方法は３原色同時，また，対象
ユニットがスキャナの場合，スキャナへからのデータ入
力処理，色の対象としては光の３原色（ＲＧＢ），デー
タ転送方法は１色ずつ等のようなモードがある。
【０００４】また，コントローラには，以下に示すよう
に大容量のメモリ（ＤＲＡＭ）が必要とされる。 例えば， 紙サイズ （Ａ３） （Ａ３） 画像密度 （４００ｄｐｉ） （４００ｄｐｉ） 階調 （２2 値） （２8 値） カラーデータ（３２ＭＢ） （１２８ＭＢ） 但し，カラーデータはＹＭＣＫの場合である。
に大容量のメモリ（ＤＲＡＭ）が必要とされる。 例えば， 紙サイズ （Ａ３） （Ａ３） 画像密度 （４００ｄｐｉ） （４００ｄｐｉ） 階調 （２2 値） （２8 値） カラーデータ（３２ＭＢ） （１２８ＭＢ） 但し，カラーデータはＹＭＣＫの場合である。
【０００５】
【発明が解決しようとする課題】しかしながら，従来の
ページメモリ用のＤＲＡＭ及びプリンタ・スキャン用の
コントローラによれば，使用しているＤＲＡＭのデータ
バスの幅が固定であるため，ＤＲＡＭの使用方法が固定
されてしまい，拡張性が低いという問題点があった。例
えば，ＤＲＡＭ３２ＭＢ（１６ＭｂｉｔのＤＲＡＭ１６
個で構成）実装時に，Ａ３サイズ・カラー階調２2 値
（即ち，各色２ｂｉｔ単位でアクセス）の方法とＡ５サ
イズ・カラー階調２8 値（即ち，各色８ｂｉｔ単位でア
クセス）の方法の何れかを選択すると，他の方法では使
用することができない。
ページメモリ用のＤＲＡＭ及びプリンタ・スキャン用の
コントローラによれば，使用しているＤＲＡＭのデータ
バスの幅が固定であるため，ＤＲＡＭの使用方法が固定
されてしまい，拡張性が低いという問題点があった。例
えば，ＤＲＡＭ３２ＭＢ（１６ＭｂｉｔのＤＲＡＭ１６
個で構成）実装時に，Ａ３サイズ・カラー階調２2 値
（即ち，各色２ｂｉｔ単位でアクセス）の方法とＡ５サ
イズ・カラー階調２8 値（即ち，各色８ｂｉｔ単位でア
クセス）の方法の何れかを選択すると，他の方法では使
用することができない。
【０００６】また，使用しているＤＲＡＭのデータバス
の幅が固定であるため，２バンクインターリーブ（ＤＲ
ＡＭを物理的に２つに分けて，交互にアクセスする方
法）を適用して高速アクセスを行なうには複雑なバス変
換回路が必要になるという問題点があった。
の幅が固定であるため，２バンクインターリーブ（ＤＲ
ＡＭを物理的に２つに分けて，交互にアクセスする方
法）を適用して高速アクセスを行なうには複雑なバス変
換回路が必要になるという問題点があった。
【０００７】また，色には色の３原色（ＹＭＣ）と光の
３原色（ＲＧＢ）があり，ＹＭＣではデータが全て
「０」の場合に白，ＲＧＢではデータが全て「１」の場
合に白というように白データの論理が逆になる。このた
め，白データの論理が逆であることに対応した処理，例
えば，ＤＲＡＭのデータのクリア処理等をソフトウェア
で行なっているため，処理時間が長くなるという問題点
もあった。
３原色（ＲＧＢ）があり，ＹＭＣではデータが全て
「０」の場合に白，ＲＧＢではデータが全て「１」の場
合に白というように白データの論理が逆になる。このた
め，白データの論理が逆であることに対応した処理，例
えば，ＤＲＡＭのデータのクリア処理等をソフトウェア
で行なっているため，処理時間が長くなるという問題点
もあった。
【０００８】本発明は上記に鑑みてなされたものであっ
て，単一のＤＲＡＭに対して複数の使用方法を可能とし
て拡張性を高め，且つ，高速アクセスを行なえるように
することを第１の目的とする。
て，単一のＤＲＡＭに対して複数の使用方法を可能とし
て拡張性を高め，且つ，高速アクセスを行なえるように
することを第１の目的とする。
【０００９】また，本発明は上記に鑑みてなされたもの
であって，簡単な構成，且つ，短い処理時間でＹＭＣの
データとＲＧＢのデータとの白データの論理が逆である
ことに対応できることを第２の目的とする。
であって，簡単な構成，且つ，短い処理時間でＹＭＣの
データとＲＧＢのデータとの白データの論理が逆である
ことに対応できることを第２の目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の第１の目
的を達成するために，バス幅を指定するモード信号に基
づいて，データバスの幅を選択するバス幅選択手段を備
えたＤＲＡＭを提供するものである。
的を達成するために，バス幅を指定するモード信号に基
づいて，データバスの幅を選択するバス幅選択手段を備
えたＤＲＡＭを提供するものである。
【００１１】また，本発明は上記の第２の目的を達成す
るために，データの反転を指定するモード信号に基づい
て，書き込みデータ及び読み出しデータを反転する反転
手段を備えたＤＲＡＭを提供するものである。
るために，データの反転を指定するモード信号に基づい
て，書き込みデータ及び読み出しデータを反転する反転
手段を備えたＤＲＡＭを提供するものである。
【００１２】また，本発明は上記の第１の目的を達成す
るために，バス幅を指定するモード信号に基づいて，デ
ータバスの幅を選択するバス幅選択手段を有するｎ個の
ＤＲＡＭと，ｎ個のＤＲＡＭに対してデータの入出力を
行なうための第１のバッファと，ｎ個のＤＲＡＭに対し
てデータの入出力を行なうための第２のバッファと，モ
ード信号の設定及びアクセスするＤＲＡＭの選択を制御
して，ｎ個のＤＲＡＭのうち１個のＤＲＡＭのバス幅フ
ル（２のＮ乗）データを第１のバッファを介してアクセ
スする第１のアクセスと，ＤＲＡＭのデータバスを１ビ
ットとして拡張したｍ個（ｍ≦ｎ）のＤＲＡＭのデータ
を第２のバッファを介してアクセスする第２のアクセス
とを切り替えるアクセス切替手段とを備えたコントロー
ラを提供するものである。
るために，バス幅を指定するモード信号に基づいて，デ
ータバスの幅を選択するバス幅選択手段を有するｎ個の
ＤＲＡＭと，ｎ個のＤＲＡＭに対してデータの入出力を
行なうための第１のバッファと，ｎ個のＤＲＡＭに対し
てデータの入出力を行なうための第２のバッファと，モ
ード信号の設定及びアクセスするＤＲＡＭの選択を制御
して，ｎ個のＤＲＡＭのうち１個のＤＲＡＭのバス幅フ
ル（２のＮ乗）データを第１のバッファを介してアクセ
スする第１のアクセスと，ＤＲＡＭのデータバスを１ビ
ットとして拡張したｍ個（ｍ≦ｎ）のＤＲＡＭのデータ
を第２のバッファを介してアクセスする第２のアクセス
とを切り替えるアクセス切替手段とを備えたコントロー
ラを提供するものである。
【００１３】また，本発明は上記の第２の目的を達成す
るために，データの反転を指定するモード信号に基づい
て書き込みデータ及び読み出しデータを反転する反転手
段を有するＤＲＡＭと，モード信号を制御して，ページ
メモリのクリア時に，正論理で全てのＤＲＡＭの内容に
対して「０」を書き込み，ＹＭＣの場合には，正論理の
まま処理し，ＲＧＢの場合には，論理反転する反転制御
手段とを備えたコントローラを提供するものである。
るために，データの反転を指定するモード信号に基づい
て書き込みデータ及び読み出しデータを反転する反転手
段を有するＤＲＡＭと，モード信号を制御して，ページ
メモリのクリア時に，正論理で全てのＤＲＡＭの内容に
対して「０」を書き込み，ＹＭＣの場合には，正論理の
まま処理し，ＲＧＢの場合には，論理反転する反転制御
手段とを備えたコントローラを提供するものである。
【００１４】また，本発明は上記の第２の目的を達成す
るために，データの反転を指定するモード信号に基づい
て書き込みデータ及び読み出しデータを反転する反転手
段とを有するＤＲＡＭと，ＤＲＡＭの出力データをプル
アップするプルアップ抵抗と，プルアップ後の出力デー
タを反転する反転手段と，モード信号を制御して，ＹＭ
Ｃデータの未読み出し時のＤＲＡＭの出力データを反転
して出力する反転制御手段とを備えたコントローラを提
供するものである。
るために，データの反転を指定するモード信号に基づい
て書き込みデータ及び読み出しデータを反転する反転手
段とを有するＤＲＡＭと，ＤＲＡＭの出力データをプル
アップするプルアップ抵抗と，プルアップ後の出力デー
タを反転する反転手段と，モード信号を制御して，ＹＭ
Ｃデータの未読み出し時のＤＲＡＭの出力データを反転
して出力する反転制御手段とを備えたコントローラを提
供するものである。
【００１５】また，本発明は上記の第１の目的を達成す
るために，ｎ個のＤＲＡＭを備えたコントローラにおい
て，データバスの幅を選択するためにｎ個のＤＲＡＭの
各々に対して配置されたｎ個のバス幅選択手段と，ｎ個
のＤＲＡＭに対してデータの入出力を行なうための第１
のバッファと，ｎ個のＤＲＡＭに対してデータの入出力
を行なうための第２のバッファとを備え，バス幅選択手
段を介してデータバスの幅を選択し，ｎ個のＤＲＡＭの
うち１個のＤＲＡＭのバス幅フル（２のＮ乗）データを
第１のバッファを介してアクセスする第１のアクセス
と，ＤＲＡＭのデータバスを１ビットとして拡張したｍ
個（ｍ≦ｎ）のＤＲＡＭのデータを第２のバッファを介
してアクセスする第２のアクセスとを切り替えるアクセ
ス切替手段とを備えたコントローラを提供するものであ
る。
るために，ｎ個のＤＲＡＭを備えたコントローラにおい
て，データバスの幅を選択するためにｎ個のＤＲＡＭの
各々に対して配置されたｎ個のバス幅選択手段と，ｎ個
のＤＲＡＭに対してデータの入出力を行なうための第１
のバッファと，ｎ個のＤＲＡＭに対してデータの入出力
を行なうための第２のバッファとを備え，バス幅選択手
段を介してデータバスの幅を選択し，ｎ個のＤＲＡＭの
うち１個のＤＲＡＭのバス幅フル（２のＮ乗）データを
第１のバッファを介してアクセスする第１のアクセス
と，ＤＲＡＭのデータバスを１ビットとして拡張したｍ
個（ｍ≦ｎ）のＤＲＡＭのデータを第２のバッファを介
してアクセスする第２のアクセスとを切り替えるアクセ
ス切替手段とを備えたコントローラを提供するものであ
る。
【００１６】また，本発明は上記の第２の目的を達成す
るために，ＤＲＡＭを備えたコントローラにおいて，Ｄ
ＲＡＭに対する書き込みデータ及び読み出しデータを反
転する反転手段と，反転手段を制御して，ページメモリ
のクリア時に，正論理で全てのＤＲＡＭの内容に対して
「０」を書き込み，ＹＭＣの場合には，正論理のまま処
理し，ＲＧＢの場合には，論理反転する反転制御手段と
を備えたコントローラを提供するものである。
るために，ＤＲＡＭを備えたコントローラにおいて，Ｄ
ＲＡＭに対する書き込みデータ及び読み出しデータを反
転する反転手段と，反転手段を制御して，ページメモリ
のクリア時に，正論理で全てのＤＲＡＭの内容に対して
「０」を書き込み，ＹＭＣの場合には，正論理のまま処
理し，ＲＧＢの場合には，論理反転する反転制御手段と
を備えたコントローラを提供するものである。
【００１７】また，本発明は上記の第２の目的を達成す
るために，ＤＲＡＭを備えたコントローラにおいて，Ｄ
ＲＡＭに対する書き込みデータ及び読み出しデータを反
転する第１の反転手段と，ＤＲＡＭの出力データをプル
アップするプルアップ抵抗と，プルアップ後の出力デー
タを反転する第２の反転手段と，第１の反転手段を制御
して，ＹＭＣデータの未読み出し時のＤＲＡＭの出力デ
ータを反転して出力する反転制御手段とを備えたコント
ローラを提供するものである。
るために，ＤＲＡＭを備えたコントローラにおいて，Ｄ
ＲＡＭに対する書き込みデータ及び読み出しデータを反
転する第１の反転手段と，ＤＲＡＭの出力データをプル
アップするプルアップ抵抗と，プルアップ後の出力デー
タを反転する第２の反転手段と，第１の反転手段を制御
して，ＹＭＣデータの未読み出し時のＤＲＡＭの出力デ
ータを反転して出力する反転制御手段とを備えたコント
ローラを提供するものである。
【００１８】
【作用】本発明のＤＲＡＭ（請求項１）において，モー
ド幅選択手段は，外部から入力されるモード信号に基づ
いて，データバスの幅を１，２，４，８‥‥のように２
のＮ乗で切り換える。
ド幅選択手段は，外部から入力されるモード信号に基づ
いて，データバスの幅を１，２，４，８‥‥のように２
のＮ乗で切り換える。
【００１９】本発明のＤＲＡＭ（請求項２）において，
反転手段は，外部から入力されるモード信号に基づい
て，書き込みデータ及び読み出しデータを反転する。
反転手段は，外部から入力されるモード信号に基づい
て，書き込みデータ及び読み出しデータを反転する。
【００２０】本発明のコントローラ（請求項３，６）に
おいて，アクセス切替手段は，モード信号の設定及びア
クセスするＤＲＡＭの選択を制御して，ｎ個のＤＲＡＭ
のうち１個のＤＲＡＭのバス幅フル（２のＮ乗）データ
を第１のバッファを介してアクセスする第１のアクセス
と，ＤＲＡＭのデータバスを１ビットとして拡張したｍ
個（ｍ≦ｎ）のＤＲＡＭのデータを第２のバッファを介
してアクセスする第２のアクセスとを切り替える。
おいて，アクセス切替手段は，モード信号の設定及びア
クセスするＤＲＡＭの選択を制御して，ｎ個のＤＲＡＭ
のうち１個のＤＲＡＭのバス幅フル（２のＮ乗）データ
を第１のバッファを介してアクセスする第１のアクセス
と，ＤＲＡＭのデータバスを１ビットとして拡張したｍ
個（ｍ≦ｎ）のＤＲＡＭのデータを第２のバッファを介
してアクセスする第２のアクセスとを切り替える。
【００２１】本発明のコントローラ（請求項４，７）に
おいて，反転制御手段は，モード信号を制御して，ペー
ジメモリのクリア時に，正論理で全てのＤＲＡＭの内容
に対して「０」を書き込み，ＹＭＣの場合には，正論理
のまま処理し，ＲＧＢの場合には，論理反転する。
おいて，反転制御手段は，モード信号を制御して，ペー
ジメモリのクリア時に，正論理で全てのＤＲＡＭの内容
に対して「０」を書き込み，ＹＭＣの場合には，正論理
のまま処理し，ＲＧＢの場合には，論理反転する。
【００２２】本発明のコントローラ（請求項５，８）に
おいて，反転制御手段は，モード信号を制御して，ＹＭ
Ｃデータの未読み出し時のＤＲＡＭの出力データを反転
して出力する。
おいて，反転制御手段は，モード信号を制御して，ＹＭ
Ｃデータの未読み出し時のＤＲＡＭの出力データを反転
して出力する。
【００２３】
【実施例】以下，本発明のＤＲＡＭ及びコントローラに
ついて，〔実施例１〕，〔実施例２〕の順に図面を参照
して詳細に説明する。
ついて，〔実施例１〕，〔実施例２〕の順に図面を参照
して詳細に説明する。
【００２４】〔実施例１〕図１は，実施例１のＤＲＡＭ
１００の構成を示し，データバス１０５を介して転送さ
れたデータを記憶するためのメモリ部１０１と，バス幅
を指定するモード信号（以下，ＭＯＤＥ０信号と記す）
に基づいて，データバス１０５の幅を選択するマルチプ
レクサ（ＭＰＸ）１０２と，データの反転を指定するモ
ード信号（以下，ＭＯＤＥ１信号と記す）に基づいて，
書き込みデータ及び読み出しデータを反転する反転回路
１０３と，ＭＯＤＥ１信号に基づいて，反転時に非反転
データの通過を停止し，非反転時にデータを通過させる
非反転回路１０４とから構成される。
１００の構成を示し，データバス１０５を介して転送さ
れたデータを記憶するためのメモリ部１０１と，バス幅
を指定するモード信号（以下，ＭＯＤＥ０信号と記す）
に基づいて，データバス１０５の幅を選択するマルチプ
レクサ（ＭＰＸ）１０２と，データの反転を指定するモ
ード信号（以下，ＭＯＤＥ１信号と記す）に基づいて，
書き込みデータ及び読み出しデータを反転する反転回路
１０３と，ＭＯＤＥ１信号に基づいて，反転時に非反転
データの通過を停止し，非反転時にデータを通過させる
非反転回路１０４とから構成される。
【００２５】マルチプレクサ１０２は，以下に示すよう
にＭＯＤＥ０信号によって，データバス１０５の幅（Ｄ
ＡＴＡ）を１ビット，または８ビットから選択する。 ＭＯＤＥ０＝０ ＤＡＴＡ＝ＤＡＴＡ〔７：０〕（８ビ
ット） ＭＯＤＥ０＝１ ＤＡＴＡ＝ＤＡＴＡ
にＭＯＤＥ０信号によって，データバス１０５の幅（Ｄ
ＡＴＡ）を１ビット，または８ビットから選択する。 ＭＯＤＥ０＝０ ＤＡＴＡ＝ＤＡＴＡ〔７：０〕（８ビ
ット） ＭＯＤＥ０＝１ ＤＡＴＡ＝ＤＡＴＡ
〔０〕 （１ビ
ット）
ット）
【００２６】また，ＭＯＤＥ１信号によって，反転回路
１０３と非反転回路１０４を切り替えることにより，メ
モリ部１０１への書き込みデータ及び読み出しデータを
反転・非反転から選択できる。 ＭＯＤＥ１＝０ ＤＡＴＡ＝ ＤＡＴＡ （非反転） ＭＯＤＥ１＝１ ＤＡＴＡ＝！ＤＡＴＡ （反転）
１０３と非反転回路１０４を切り替えることにより，メ
モリ部１０１への書き込みデータ及び読み出しデータを
反転・非反転から選択できる。 ＭＯＤＥ１＝０ ＤＡＴＡ＝ ＤＡＴＡ （非反転） ＭＯＤＥ１＝１ ＤＡＴＡ＝！ＤＡＴＡ （反転）
【００２７】図２は，実施例１のコントローラの構成を
示す。尚，ここではコントローラの構成において，本発
明に関する部分のみを示す。実施例１のコントローラ
は，図１で示したＤＲＡＭ１００を４個（図中に示す１
００Ａ〜１００Ｄ）と，ＤＲＡＭ１００Ａ〜１００Ｄに
対してデータの入出力を行なうためのＸ方向Ｒ／Ｗバッ
ファ２０１と，ＤＲＡＭ１００Ａ〜１００Ｄに対してデ
ータの入出力を行なうためのＺ方向Ｒ／Ｗバッファ２０
２と，モード信号（ＭＯＤＥ０信号，ＭＯＤＥ１信号）
の設定及びアクセスするＤＲＡＭの選択を制御する制御
部２０３とを備えている。尚，ここで，Ｘ方向はドッ
ト，Ｙ方向はアドレス，Ｚ方向を階調を示す。
示す。尚，ここではコントローラの構成において，本発
明に関する部分のみを示す。実施例１のコントローラ
は，図１で示したＤＲＡＭ１００を４個（図中に示す１
００Ａ〜１００Ｄ）と，ＤＲＡＭ１００Ａ〜１００Ｄに
対してデータの入出力を行なうためのＸ方向Ｒ／Ｗバッ
ファ２０１と，ＤＲＡＭ１００Ａ〜１００Ｄに対してデ
ータの入出力を行なうためのＺ方向Ｒ／Ｗバッファ２０
２と，モード信号（ＭＯＤＥ０信号，ＭＯＤＥ１信号）
の設定及びアクセスするＤＲＡＭの選択を制御する制御
部２０３とを備えている。尚，ここで，Ｘ方向はドッ
ト，Ｙ方向はアドレス，Ｚ方向を階調を示す。
【００２８】以上の構成において，その動作を説明す
る。制御部２０３は，モード信号（ＭＯＤＥ０信号，Ｍ
ＯＤＥ１信号）の設定及びアクセスするＤＲＡＭの選択
を制御することにより，４個のＤＲＡＭのうち１個のＤ
ＲＡＭのバス幅フル（２のＮ乗）データをＸ方向Ｒ／Ｗ
バッファ２０１を介してアクセスする第１のアクセス
と，ＤＲＡＭのデータバスを１ビットとして拡張したｍ
個（ｍ≦ｎ）のＤＲＡＭのデータをＺ方向Ｒ／Ｗバッフ
ァ２０２を介してアクセスする第２のアクセスとを切り
替える。
る。制御部２０３は，モード信号（ＭＯＤＥ０信号，Ｍ
ＯＤＥ１信号）の設定及びアクセスするＤＲＡＭの選択
を制御することにより，４個のＤＲＡＭのうち１個のＤ
ＲＡＭのバス幅フル（２のＮ乗）データをＸ方向Ｒ／Ｗ
バッファ２０１を介してアクセスする第１のアクセス
と，ＤＲＡＭのデータバスを１ビットとして拡張したｍ
個（ｍ≦ｎ）のＤＲＡＭのデータをＺ方向Ｒ／Ｗバッフ
ァ２０２を介してアクセスする第２のアクセスとを切り
替える。
【００２９】第１のアクセスでは，例えば，制御部２０
３の制御によって，ＭＯＤＥ０＝０でＤＲＡＭ１００Ａ
〜１００Ｄのデータバスの幅を４ビットとし，更にアク
セスするＤＲＡＭを指定する制御信号によって，ＤＲＡ
Ｍ１００Ｂを指定すると，ＤＲＡＭ１００Ａ〜１００Ｄ
のうちＤＲＡＭ１００ＢのデータがＸ方向Ｒ／Ｗバッフ
ァ２０１を介してアクセスされる。ここでは，ＤＲＡＭ
を４個としたが，特に限定するものではない。尚，ＤＲ
ＡＭの拡張は４ドット単位のデータ拡張となり，２値の
データのビットマップを取り扱うのに有効である。ま
た，階調データをパックドピクセルとして取り扱う場合
にも適したビットマップが取れる。
３の制御によって，ＭＯＤＥ０＝０でＤＲＡＭ１００Ａ
〜１００Ｄのデータバスの幅を４ビットとし，更にアク
セスするＤＲＡＭを指定する制御信号によって，ＤＲＡ
Ｍ１００Ｂを指定すると，ＤＲＡＭ１００Ａ〜１００Ｄ
のうちＤＲＡＭ１００ＢのデータがＸ方向Ｒ／Ｗバッフ
ァ２０１を介してアクセスされる。ここでは，ＤＲＡＭ
を４個としたが，特に限定するものではない。尚，ＤＲ
ＡＭの拡張は４ドット単位のデータ拡張となり，２値の
データのビットマップを取り扱うのに有効である。ま
た，階調データをパックドピクセルとして取り扱う場合
にも適したビットマップが取れる。
【００３０】第２のアクセスでは，制御部２０３の制御
によって，ＭＯＤＥ０＝１でＤＲＡＭ１００Ａ〜１００
Ｄのデータバスの幅を１ビットとし，更にアクセスする
ＤＲＡＭを指定する制御信号によって４個のＤＲＡＭを
指定すると，４個のＤＲＡＭ１００Ａ〜１００Ｄのうち
４個のＤＲＡＭ１００Ａ〜１００ＤのデータがＺ方向Ｒ
／Ｗバッファ２０２を介してアクセスされる。ここで
は，ＤＲＡＭの拡張は，１フレーム単位の階調の拡張と
なり，多値データのビットマップとして使用するのに有
効である。
によって，ＭＯＤＥ０＝１でＤＲＡＭ１００Ａ〜１００
Ｄのデータバスの幅を１ビットとし，更にアクセスする
ＤＲＡＭを指定する制御信号によって４個のＤＲＡＭを
指定すると，４個のＤＲＡＭ１００Ａ〜１００Ｄのうち
４個のＤＲＡＭ１００Ａ〜１００ＤのデータがＺ方向Ｒ
／Ｗバッファ２０２を介してアクセスされる。ここで
は，ＤＲＡＭの拡張は，１フレーム単位の階調の拡張と
なり，多値データのビットマップとして使用するのに有
効である。
【００３１】また，Ｘ方向Ｒ／Ｗバッファ２０１をＤＲ
ＡＭの数と同じだけ設置することにより，Ｘ方向とＺ方
向を同時にアクセスすることも可能である。具体的に
は，制御部２０３の制御によって，ＭＯＤＥ０＝０でＤ
ＲＡＭ１００Ａ〜１００Ｄのデータバスの幅を４ビット
とし，更にアクセスするＤＲＡＭを指定する制御信号に
よって４個のＤＲＡＭを指定すると，４個のＤＲＡＭ１
００Ａ〜１００Ｄのうち４個のＤＲＡＭ１００Ａ〜１０
０Ｄのデータが４個のＸ方向Ｒ／Ｗバッファ２０１を介
してアクセスされる。この場合，単色のフォントデータ
を高速で展開するのに有効である。
ＡＭの数と同じだけ設置することにより，Ｘ方向とＺ方
向を同時にアクセスすることも可能である。具体的に
は，制御部２０３の制御によって，ＭＯＤＥ０＝０でＤ
ＲＡＭ１００Ａ〜１００Ｄのデータバスの幅を４ビット
とし，更にアクセスするＤＲＡＭを指定する制御信号に
よって４個のＤＲＡＭを指定すると，４個のＤＲＡＭ１
００Ａ〜１００Ｄのうち４個のＤＲＡＭ１００Ａ〜１０
０Ｄのデータが４個のＸ方向Ｒ／Ｗバッファ２０１を介
してアクセスされる。この場合，単色のフォントデータ
を高速で展開するのに有効である。
【００３２】図３は，図２で示したコントローラをプリ
ンタコントローラとして使用した場合の例を示す。パー
ソナル・コンピュータ等のホスト・コンピュータ３０１
からコードデータ（イメージ，グラフィック等が混在す
る場合もある）を受信したコントローラ３０２は，ビッ
トマップイメージに変改し，ＬＢＰエンジン（作像エン
ジン）３０３にイメージデータを送信する。
ンタコントローラとして使用した場合の例を示す。パー
ソナル・コンピュータ等のホスト・コンピュータ３０１
からコードデータ（イメージ，グラフィック等が混在す
る場合もある）を受信したコントローラ３０２は，ビッ
トマップイメージに変改し，ＬＢＰエンジン（作像エン
ジン）３０３にイメージデータを送信する。
【００３３】この時，カラーデータの処理において，Ｒ
ＧＢとＹＭＣ両方のデータを扱う場合，ビットマップイ
メージメモリ（即ち，ＤＲＡＭ）のクリアが，ＲＧＢで
は全て「１」の時に白，ＹＭＣでは全て「０」の時に白
というように異なる。従って，例えページの区切りであ
っても，モード変更（ＲＧＢとＹＭＣの変更）がある
と，再度ページクリアの処理が必要となるため，処理に
時間がかかる。例えば，メモリ（ＤＲＡＭ）を１２８Ｍ
Ｂ実装していると，その処理時間だけでも全体の処理に
与える影響は多大なものとなる。例えば，１Ｂｙｔｅに
２０ｎｓｅｃの時間がかかるとすると，１２８ＭＢをク
リアするのに必要な時間は約２．５ｓｅｃとなる。
ＧＢとＹＭＣ両方のデータを扱う場合，ビットマップイ
メージメモリ（即ち，ＤＲＡＭ）のクリアが，ＲＧＢで
は全て「１」の時に白，ＹＭＣでは全て「０」の時に白
というように異なる。従って，例えページの区切りであ
っても，モード変更（ＲＧＢとＹＭＣの変更）がある
と，再度ページクリアの処理が必要となるため，処理に
時間がかかる。例えば，メモリ（ＤＲＡＭ）を１２８Ｍ
Ｂ実装していると，その処理時間だけでも全体の処理に
与える影響は多大なものとなる。例えば，１Ｂｙｔｅに
２０ｎｓｅｃの時間がかかるとすると，１２８ＭＢをク
リアするのに必要な時間は約２．５ｓｅｃとなる。
【００３４】実施例１では，図１で示したＤＲＡＭ１０
０を用いているため，制御部２０３でＭＯＤＥ１信号を
制御することにより，ページメモリ（メモリ部１０１）
のクリア時に，正論理で全てのＤＲＡＭの内容に対して
「０」を書き込み，ＹＭＣの場合には，正論理のまま処
理し，ＲＧＢの場合には，論理反転する。従って，ＹＭ
ＣのデータとＲＧＢのデータとの白データの論理が逆で
あることに対応でき，処理時間を短くすることができ
る。
０を用いているため，制御部２０３でＭＯＤＥ１信号を
制御することにより，ページメモリ（メモリ部１０１）
のクリア時に，正論理で全てのＤＲＡＭの内容に対して
「０」を書き込み，ＹＭＣの場合には，正論理のまま処
理し，ＲＧＢの場合には，論理反転する。従って，ＹＭ
ＣのデータとＲＧＢのデータとの白データの論理が逆で
あることに対応でき，処理時間を短くすることができ
る。
【００３５】また，図３に示すＬＢＰエンジン３０３に
対してデータを送る場合の方法として，有効データ領域
に対し，有効データ領域を示す信号を平行して送信する
方法と，有効データ領域のデータのみを送り，それ以外
は白データを送信する方法がある。後者の方法は，制御
が簡単であるが，前述したようにカラーの場合，ＹＭＣ
のデータとＲＧＢのデータとの白データの論理が逆であ
ることが障害となる。このため，図４に示すように，Ｄ
ＲＡＭ１００の出力データをプルアップするプルアップ
抵抗４０１と，プルアップ後の出力データを反転する反
転回路４０２と設け，制御部２０３でＭＯＤＥ１信号を
制御して，ＹＭＣデータの未読み出し時のＤＲＡＭ１０
０の出力データを反転して出力する。
対してデータを送る場合の方法として，有効データ領域
に対し，有効データ領域を示す信号を平行して送信する
方法と，有効データ領域のデータのみを送り，それ以外
は白データを送信する方法がある。後者の方法は，制御
が簡単であるが，前述したようにカラーの場合，ＹＭＣ
のデータとＲＧＢのデータとの白データの論理が逆であ
ることが障害となる。このため，図４に示すように，Ｄ
ＲＡＭ１００の出力データをプルアップするプルアップ
抵抗４０１と，プルアップ後の出力データを反転する反
転回路４０２と設け，制御部２０３でＭＯＤＥ１信号を
制御して，ＹＭＣデータの未読み出し時のＤＲＡＭ１０
０の出力データを反転して出力する。
【００３６】ＤＲＡＭ１００のデータバスは，通常ワイ
アードオア接続するため，未読み出し時は，ハイインピ
ーダンスとなる。更にこのバスをプルアップ抵抗４０１
によりプルアップすることにより，論理的には「１」と
なる。
アードオア接続するため，未読み出し時は，ハイインピ
ーダンスとなる。更にこのバスをプルアップ抵抗４０１
によりプルアップすることにより，論理的には「１」と
なる。
【００３７】ＹＭＣデータは全て「０」が白であり，Ｄ
ＲＡＭ１００の未読み出し時を白とするためには，ＤＲ
ＡＭ１００の出力データを反転し，更にＬＢＰエンジン
３０３へのビデオ出力データの前段までに反転回路４０
２で再度反転することにより実現できる。
ＲＡＭ１００の未読み出し時を白とするためには，ＤＲ
ＡＭ１００の出力データを反転し，更にＬＢＰエンジン
３０３へのビデオ出力データの前段までに反転回路４０
２で再度反転することにより実現できる。
【００３８】〔実施例２〕実施例２のコントローラは，
実施例１のＤＲＡＭ１００に代えて，図５に示すＤＲＡ
Ｍ５０１（従来のＤＲＡＭ）と，ＤＲＡＭ５０１の外部
に配置されたマルチプレクサ（ＭＰＸ）５０２と，デー
タの反転を指定するモード信号（以下，ＭＯＤＥ１信号
と記す）に基づいて，書き込みデータ及び読み出しデー
タを反転する反転回路５０３と，ＭＯＤＥ１信号に基づ
いて，反転時に非反転データの通過を停止し，非反転時
にデータを通過させる非反転回路５０４とを用いたもの
である。
実施例１のＤＲＡＭ１００に代えて，図５に示すＤＲＡ
Ｍ５０１（従来のＤＲＡＭ）と，ＤＲＡＭ５０１の外部
に配置されたマルチプレクサ（ＭＰＸ）５０２と，デー
タの反転を指定するモード信号（以下，ＭＯＤＥ１信号
と記す）に基づいて，書き込みデータ及び読み出しデー
タを反転する反転回路５０３と，ＭＯＤＥ１信号に基づ
いて，反転時に非反転データの通過を停止し，非反転時
にデータを通過させる非反転回路５０４とを用いたもの
である。
【００３９】図６は，実施例２のコントローラの構成を
示す。尚，ここではコントローラの構成において，本発
明に関する部分のみを示す。実施例２のコントローラ
は，４個のＤＲＡＭ５０１（以下，５０１Ａ〜５０１Ｄ
と記す）と，データバスの幅を選択するために４個のＤ
ＲＡＭ５０１Ａ〜５０１Ｄの各々に対して配置された４
個のマルチプレクサ５０２Ａ〜５０２Ｄと，ＤＲＡＭ５
０１Ａ〜５０１Ｄに対してデータの入出力を行なうため
のＸ方向Ｒ／Ｗバッファ６０１と，ＤＲＡＭ５０１Ａ〜
５０１Ｄに対してデータの入出力を行なうためのＺ方向
Ｒ／Ｗバッファ６０２と，モード信号（ＭＯＤＥ０信
号，ＭＯＤＥ１信号）の設定及びアクセスするＤＲＡＭ
の選択を制御する制御部６０３とを備えている。尚，こ
こで，Ｘ方向はドット，Ｙ方向はアドレス，Ｚ方向を階
調を示す。
示す。尚，ここではコントローラの構成において，本発
明に関する部分のみを示す。実施例２のコントローラ
は，４個のＤＲＡＭ５０１（以下，５０１Ａ〜５０１Ｄ
と記す）と，データバスの幅を選択するために４個のＤ
ＲＡＭ５０１Ａ〜５０１Ｄの各々に対して配置された４
個のマルチプレクサ５０２Ａ〜５０２Ｄと，ＤＲＡＭ５
０１Ａ〜５０１Ｄに対してデータの入出力を行なうため
のＸ方向Ｒ／Ｗバッファ６０１と，ＤＲＡＭ５０１Ａ〜
５０１Ｄに対してデータの入出力を行なうためのＺ方向
Ｒ／Ｗバッファ６０２と，モード信号（ＭＯＤＥ０信
号，ＭＯＤＥ１信号）の設定及びアクセスするＤＲＡＭ
の選択を制御する制御部６０３とを備えている。尚，こ
こで，Ｘ方向はドット，Ｙ方向はアドレス，Ｚ方向を階
調を示す。
【００４０】以上の構成において，その動作を説明す
る。制御部６０３は，モード信号（ＭＯＤＥ０信号，Ｍ
ＯＤＥ１信号）の設定及びアクセスするＤＲＡＭの選択
を制御することにより，４個のＤＲＡＭのうち１個のＤ
ＲＡＭのバス幅フル（２のＮ乗）データをＸ方向Ｒ／Ｗ
バッファ２０１を介してアクセスする第１のアクセス
と，ＤＲＡＭのデータバスを１ビットとして拡張したｍ
個（ｍ≦ｎ）のＤＲＡＭのデータをＺ方向Ｒ／Ｗバッフ
ァ２０２を介してアクセスする第２のアクセスとを切り
替える。尚，制御部６０３は，ＤＲＡＭ５０１Ａ〜５０
１ＤにアクセスするＤＲＡＭを指定する制御信号を送
り，マルチプレクサ５０２Ａ〜５０２ＤにＭＯＤＥ０信
号を送り，反転回路５０３Ａ〜５０３Ｄ及び非反転回路
５０４Ａ〜５０４ＤにＭＯＤＥ１信号を送る。
る。制御部６０３は，モード信号（ＭＯＤＥ０信号，Ｍ
ＯＤＥ１信号）の設定及びアクセスするＤＲＡＭの選択
を制御することにより，４個のＤＲＡＭのうち１個のＤ
ＲＡＭのバス幅フル（２のＮ乗）データをＸ方向Ｒ／Ｗ
バッファ２０１を介してアクセスする第１のアクセス
と，ＤＲＡＭのデータバスを１ビットとして拡張したｍ
個（ｍ≦ｎ）のＤＲＡＭのデータをＺ方向Ｒ／Ｗバッフ
ァ２０２を介してアクセスする第２のアクセスとを切り
替える。尚，制御部６０３は，ＤＲＡＭ５０１Ａ〜５０
１ＤにアクセスするＤＲＡＭを指定する制御信号を送
り，マルチプレクサ５０２Ａ〜５０２ＤにＭＯＤＥ０信
号を送り，反転回路５０３Ａ〜５０３Ｄ及び非反転回路
５０４Ａ〜５０４ＤにＭＯＤＥ１信号を送る。
【００４１】第１のアクセスでは，例えば，制御部６０
３の制御によって，ＭＯＤＥ０＝０をマルチプレクサ５
０２Ａ〜５０２Ｄへ送り，ＤＲＡＭ５０１Ａ〜５０１Ｄ
のデータバスの幅を４ビットとし，更にアクセスするＤ
ＲＡＭを指定する制御信号をＤＲＡＭ５０１Ａ〜５０１
Ｄに送ってＤＲＡＭ５０１Ａを指定すると，ＤＲＡＭ５
０１Ａ〜５０１ＤのうちＤＲＡＭ５０１ＡのデータがＸ
方向Ｒ／Ｗバッファ６０１を介してアクセスされる。
３の制御によって，ＭＯＤＥ０＝０をマルチプレクサ５
０２Ａ〜５０２Ｄへ送り，ＤＲＡＭ５０１Ａ〜５０１Ｄ
のデータバスの幅を４ビットとし，更にアクセスするＤ
ＲＡＭを指定する制御信号をＤＲＡＭ５０１Ａ〜５０１
Ｄに送ってＤＲＡＭ５０１Ａを指定すると，ＤＲＡＭ５
０１Ａ〜５０１ＤのうちＤＲＡＭ５０１ＡのデータがＸ
方向Ｒ／Ｗバッファ６０１を介してアクセスされる。
【００４２】第２のアクセスでは，制御部６０３の制御
によって，ＭＯＤＥ０＝１をマルチプレクサ５０２Ａ〜
５０２Ｄへ送り，ＤＲＡＭ５０１Ａ〜５０１Ｄのデータ
バスの幅を１ビットとし，更にアクセスするＤＲＡＭを
指定する制御信号をＤＲＡＭ５０１Ａ〜５０１Ｄに送っ
て４個のＤＲＡＭを指定すると，４個のＤＲＡＭ５０１
Ａ〜５０１Ｄのうち４個のＤＲＡＭ５０１Ａ〜５０１Ｄ
のデータがＺ方向Ｒ／Ｗバッファ６０２を介してアクセ
スされる。
によって，ＭＯＤＥ０＝１をマルチプレクサ５０２Ａ〜
５０２Ｄへ送り，ＤＲＡＭ５０１Ａ〜５０１Ｄのデータ
バスの幅を１ビットとし，更にアクセスするＤＲＡＭを
指定する制御信号をＤＲＡＭ５０１Ａ〜５０１Ｄに送っ
て４個のＤＲＡＭを指定すると，４個のＤＲＡＭ５０１
Ａ〜５０１Ｄのうち４個のＤＲＡＭ５０１Ａ〜５０１Ｄ
のデータがＺ方向Ｒ／Ｗバッファ６０２を介してアクセ
スされる。
【００４３】また，Ｘ方向Ｒ／Ｗバッファ６０１をＤＲ
ＡＭの数と同じだけ設置することにより，Ｘ方向とＺ方
向を同時にアクセスすることも可能である。
ＡＭの数と同じだけ設置することにより，Ｘ方向とＺ方
向を同時にアクセスすることも可能である。
【００４４】このような動作によって，実施例１のコン
トローラと同様の効果を得ることができる。
トローラと同様の効果を得ることができる。
【００４５】図７に示すように，マルチプレクサ５０２
の出力データ（即ち，ＤＲＡＭ５０１の出力データ）を
プルアップするプルアップ抵抗７０１と，プルアップ後
の出力データを反転する反転回路７０２と設け，制御部
６０３でＭＯＤＥ１信号を制御して，ＹＭＣデータの未
読み出し時のＤＲＡＭ５０１の出力データを反転し，プ
ルアップ後，更にＬＢＰエンジン７０３へのビデオ出力
データの前段までに反転回路７０２で再度反転すること
により，実施例１と同様に，ＹＭＣデータにおけるＤＲ
ＡＭ５０１の未読み出し時のデータを白とすることがで
きる。
の出力データ（即ち，ＤＲＡＭ５０１の出力データ）を
プルアップするプルアップ抵抗７０１と，プルアップ後
の出力データを反転する反転回路７０２と設け，制御部
６０３でＭＯＤＥ１信号を制御して，ＹＭＣデータの未
読み出し時のＤＲＡＭ５０１の出力データを反転し，プ
ルアップ後，更にＬＢＰエンジン７０３へのビデオ出力
データの前段までに反転回路７０２で再度反転すること
により，実施例１と同様に，ＹＭＣデータにおけるＤＲ
ＡＭ５０１の未読み出し時のデータを白とすることがで
きる。
【００４６】
【発明の効果】以上説明したように本発明のＤＲＡＭ
は，バス幅を指定するモード信号に基づいて，データバ
スの幅を選択するバス幅選択手段を備えたため，単一の
ＤＲＡＭに対して複数の使用方法を可能として拡張性を
高めることができ，且つ，高速アクセスを行なうことが
できる。
は，バス幅を指定するモード信号に基づいて，データバ
スの幅を選択するバス幅選択手段を備えたため，単一の
ＤＲＡＭに対して複数の使用方法を可能として拡張性を
高めることができ，且つ，高速アクセスを行なうことが
できる。
【００４７】また，本発明のＤＲＡＭは，データの反転
を指定するモード信号に基づいて，書き込みデータ及び
読み出しデータを反転する反転手段を備えたため，簡単
な構成，且つ，短い処理時間でＹＭＣのデータとＲＧＢ
のデータとの白データの論理が逆であることに対応でき
る。
を指定するモード信号に基づいて，書き込みデータ及び
読み出しデータを反転する反転手段を備えたため，簡単
な構成，且つ，短い処理時間でＹＭＣのデータとＲＧＢ
のデータとの白データの論理が逆であることに対応でき
る。
【００４８】また，本発明のコントローラは，バス幅を
指定するモード信号に基づいて，データバスの幅を選択
するバス幅選択手段を有するｎ個のＤＲＡＭと，ｎ個の
ＤＲＡＭに対してデータの入出力を行なうための第１の
バッファと，ｎ個のＤＲＡＭに対してデータの入出力を
行なうための第２のバッファと，モード信号の設定及び
アクセスするＤＲＡＭの選択を制御して，ｎ個のＤＲＡ
Ｍのうち１個のＤＲＡＭのバス幅フル（２のＮ乗）デー
タを第１のバッファを介してアクセスする第１のアクセ
スと，ＤＲＡＭのデータバスを１ビットとして拡張した
ｍ個（ｍ≦ｎ）のＤＲＡＭのデータを第２のバッファを
介してアクセスする第２のアクセスとを切り替えるアク
セス切替手段とを備えたため，単一のＤＲＡＭに対して
複数の使用方法を可能として拡張性を高めることがで
き，且つ，高速アクセスを行なうことができる。
指定するモード信号に基づいて，データバスの幅を選択
するバス幅選択手段を有するｎ個のＤＲＡＭと，ｎ個の
ＤＲＡＭに対してデータの入出力を行なうための第１の
バッファと，ｎ個のＤＲＡＭに対してデータの入出力を
行なうための第２のバッファと，モード信号の設定及び
アクセスするＤＲＡＭの選択を制御して，ｎ個のＤＲＡ
Ｍのうち１個のＤＲＡＭのバス幅フル（２のＮ乗）デー
タを第１のバッファを介してアクセスする第１のアクセ
スと，ＤＲＡＭのデータバスを１ビットとして拡張した
ｍ個（ｍ≦ｎ）のＤＲＡＭのデータを第２のバッファを
介してアクセスする第２のアクセスとを切り替えるアク
セス切替手段とを備えたため，単一のＤＲＡＭに対して
複数の使用方法を可能として拡張性を高めることがで
き，且つ，高速アクセスを行なうことができる。
【００４９】また，本発明のコントローラは，データの
反転を指定するモード信号に基づいて書き込みデータ及
び読み出しデータを反転する反転手段を有するＤＲＡＭ
と，モード信号を制御して，ページメモリのクリア時
に，正論理で全てのＤＲＡＭの内容に対して「０」を書
き込み，ＹＭＣの場合には，正論理のまま処理し，ＲＧ
Ｂの場合には，論理反転する反転制御手段とを備えたた
め，簡単な構成，且つ，短い処理時間でＹＭＣのデータ
とＲＧＢのデータとの白データの論理が逆であることに
対応できる。
反転を指定するモード信号に基づいて書き込みデータ及
び読み出しデータを反転する反転手段を有するＤＲＡＭ
と，モード信号を制御して，ページメモリのクリア時
に，正論理で全てのＤＲＡＭの内容に対して「０」を書
き込み，ＹＭＣの場合には，正論理のまま処理し，ＲＧ
Ｂの場合には，論理反転する反転制御手段とを備えたた
め，簡単な構成，且つ，短い処理時間でＹＭＣのデータ
とＲＧＢのデータとの白データの論理が逆であることに
対応できる。
【００５０】また，本発明のコントローラは，データの
反転を指定するモード信号に基づいて書き込みデータ及
び読み出しデータを反転する反転手段とを有するＤＲＡ
Ｍと，ＤＲＡＭの出力データをプルアップするプルアッ
プ抵抗と，プルアップ後の出力データを反転する反転手
段と，モード信号を制御して，ＹＭＣデータの未読み出
し時のＤＲＡＭの出力データを反転して出力する反転制
御手段とを備えたため，簡単な構成，且つ，短い処理時
間でＹＭＣのデータとＲＧＢのデータとの白データの論
理が逆であることに対応できる。
反転を指定するモード信号に基づいて書き込みデータ及
び読み出しデータを反転する反転手段とを有するＤＲＡ
Ｍと，ＤＲＡＭの出力データをプルアップするプルアッ
プ抵抗と，プルアップ後の出力データを反転する反転手
段と，モード信号を制御して，ＹＭＣデータの未読み出
し時のＤＲＡＭの出力データを反転して出力する反転制
御手段とを備えたため，簡単な構成，且つ，短い処理時
間でＹＭＣのデータとＲＧＢのデータとの白データの論
理が逆であることに対応できる。
【００５１】また，本発明のコントローラは，ｎ個のＤ
ＲＡＭを備えたコントローラにおいて，データバスの幅
を選択するためにｎ個のＤＲＡＭの各々に対して配置さ
れたｎ個のバス幅選択手段と，ｎ個のＤＲＡＭに対して
データの入出力を行なうための第１のバッファと，ｎ個
のＤＲＡＭに対してデータの入出力を行なうための第２
のバッファとを備え，バス幅選択手段を介してデータバ
スの幅を選択し，ｎ個のＤＲＡＭのうち１個のＤＲＡＭ
のバス幅フル（２のＮ乗）データを第１のバッファを介
してアクセスする第１のアクセスと，ＤＲＡＭのデータ
バスを１ビットとして拡張したｍ個（ｍ≦ｎ）のＤＲＡ
Ｍのデータを第２のバッファを介してアクセスする第２
のアクセスとを切り替えるアクセス切替手段とを備えた
ため，単一のＤＲＡＭに対して複数の使用方法を可能と
して拡張性を高めることができ，且つ，高速アクセスを
行なうことができる。
ＲＡＭを備えたコントローラにおいて，データバスの幅
を選択するためにｎ個のＤＲＡＭの各々に対して配置さ
れたｎ個のバス幅選択手段と，ｎ個のＤＲＡＭに対して
データの入出力を行なうための第１のバッファと，ｎ個
のＤＲＡＭに対してデータの入出力を行なうための第２
のバッファとを備え，バス幅選択手段を介してデータバ
スの幅を選択し，ｎ個のＤＲＡＭのうち１個のＤＲＡＭ
のバス幅フル（２のＮ乗）データを第１のバッファを介
してアクセスする第１のアクセスと，ＤＲＡＭのデータ
バスを１ビットとして拡張したｍ個（ｍ≦ｎ）のＤＲＡ
Ｍのデータを第２のバッファを介してアクセスする第２
のアクセスとを切り替えるアクセス切替手段とを備えた
ため，単一のＤＲＡＭに対して複数の使用方法を可能と
して拡張性を高めることができ，且つ，高速アクセスを
行なうことができる。
【００５２】また，本発明のコントローラは，ＤＲＡＭ
を備えたコントローラにおいて，ＤＲＡＭに対する書き
込みデータ及び読み出しデータを反転する反転手段と，
反転手段を制御して，ページメモリのクリア時に，正論
理で全てのＤＲＡＭの内容に対して「０」を書き込み，
ＹＭＣの場合には，正論理のまま処理し，ＲＧＢの場合
には，論理反転する反転制御手段とを備えたため，簡単
な構成，且つ，短い処理時間でＹＭＣのデータとＲＧＢ
のデータとの白データの論理が逆であることに対応でき
る。
を備えたコントローラにおいて，ＤＲＡＭに対する書き
込みデータ及び読み出しデータを反転する反転手段と，
反転手段を制御して，ページメモリのクリア時に，正論
理で全てのＤＲＡＭの内容に対して「０」を書き込み，
ＹＭＣの場合には，正論理のまま処理し，ＲＧＢの場合
には，論理反転する反転制御手段とを備えたため，簡単
な構成，且つ，短い処理時間でＹＭＣのデータとＲＧＢ
のデータとの白データの論理が逆であることに対応でき
る。
【００５３】また，本発明のコントローラは，ＤＲＡＭ
を備えたコントローラにおいて，ＤＲＡＭに対する書き
込みデータ及び読み出しデータを反転する第１の反転手
段と，ＤＲＡＭの出力データをプルアップするプルアッ
プ抵抗と，プルアップ後の出力データを反転する第２の
反転手段と，第１の反転手段を制御して，ＹＭＣデータ
の未読み出し時のＤＲＡＭの出力データを反転して出力
する反転制御手段とを備えたため，簡単な構成，且つ，
短い処理時間でＹＭＣのデータとＲＧＢのデータとの白
データの論理が逆であることに対応できる。
を備えたコントローラにおいて，ＤＲＡＭに対する書き
込みデータ及び読み出しデータを反転する第１の反転手
段と，ＤＲＡＭの出力データをプルアップするプルアッ
プ抵抗と，プルアップ後の出力データを反転する第２の
反転手段と，第１の反転手段を制御して，ＹＭＣデータ
の未読み出し時のＤＲＡＭの出力データを反転して出力
する反転制御手段とを備えたため，簡単な構成，且つ，
短い処理時間でＹＭＣのデータとＲＧＢのデータとの白
データの論理が逆であることに対応できる。
【図１】実施例１のＤＲＡＭの構成を示す説明図であ
る。
る。
【図２】実施例１のコントローラの構成を示す説明図で
ある。
ある。
【図３】図２で示したコントローラをプリンタコントロ
ーラとして使用した場合の例を示す説明図である。
ーラとして使用した場合の例を示す説明図である。
【図４】実施例１においてＬＢＰエンジンに対してデー
タを送る場合の方法を示す説明図である。
タを送る場合の方法を示す説明図である。
【図５】実施例２のコントローラの構成を示す説明図で
ある。
ある。
【図６】実施例２のコントローラの構成を示す説明図で
ある。
ある。
【図７】実施例２においてＬＢＰエンジンに対してデー
タを送る場合の方法を示す説明図である。
タを送る場合の方法を示す説明図である。
１００ １００Ａ〜１００Ｄ ＤＲＡＭ １０１ メモリ部 １０２ マル
チプレクサ １０３ 反転回路 １０４ 非反
転回路 １０５ データバス ２０１ Ｘ方向Ｒ／Ｗバッファ ２０２ Ｚ方向Ｒ／Ｗバッファ ２０３ 制御部 ３０１ ホスト・コンピュータ ３０２ コントローラ ３０３ ＬＢＰエンジン ４０１ プルアップ抵抗 ４０２ 反転
回路 ５０１ ５０１Ａ〜５０１Ｄ ＤＲＡＭ ５０２ ５０２Ａ〜５０２Ｄ マルチプレクサ ５０３ ５０３Ａ〜５０３Ｄ 反転回路 ５０４ ５０４Ａ〜５０４Ｄ 非反転回路 ６０１ Ｘ方向Ｒ／Ｗバッファ ６０２ Ｚ方向Ｒ／Ｗバッファ ６０３ 制御部 ７０１ プルアップ抵抗 ７０２ 反転
回路
チプレクサ １０３ 反転回路 １０４ 非反
転回路 １０５ データバス ２０１ Ｘ方向Ｒ／Ｗバッファ ２０２ Ｚ方向Ｒ／Ｗバッファ ２０３ 制御部 ３０１ ホスト・コンピュータ ３０２ コントローラ ３０３ ＬＢＰエンジン ４０１ プルアップ抵抗 ４０２ 反転
回路 ５０１ ５０１Ａ〜５０１Ｄ ＤＲＡＭ ５０２ ５０２Ａ〜５０２Ｄ マルチプレクサ ５０３ ５０３Ａ〜５０３Ｄ 反転回路 ５０４ ５０４Ａ〜５０４Ｄ 非反転回路 ６０１ Ｘ方向Ｒ／Ｗバッファ ６０２ Ｚ方向Ｒ／Ｗバッファ ６０３ 制御部 ７０１ プルアップ抵抗 ７０２ 反転
回路
Claims (8)
- 【請求項１】 バス幅を指定するモード信号に基づい
て，データバスの幅を選択するバス幅選択手段を備えた
ことを特徴とするＤＲＡＭ。 - 【請求項２】 データの反転を指定するモード信号に基
づいて，書き込みデータ及び読み出しデータを反転する
反転手段を備えたことを特徴とするＤＲＡＭ。 - 【請求項３】 バス幅を指定するモード信号に基づい
て，データバスの幅を選択するバス幅選択手段を有する
ｎ個のＤＲＡＭと，前記ｎ個のＤＲＡＭに対してデータ
の入出力を行なうための第１のバッファと，前記ｎ個の
ＤＲＡＭに対してデータの入出力を行なうための第２の
バッファと，前記モード信号の設定及びアクセスするＤ
ＲＡＭの選択を制御して，前記ｎ個のＤＲＡＭのうち１
個のＤＲＡＭのバス幅フル（２のＮ乗）データを第１の
バッファを介してアクセスする第１のアクセスと，ＤＲ
ＡＭのデータバスを１ビットとして拡張したｍ個（ｍ≦
ｎ）のＤＲＡＭのデータを第２のバッファを介してアク
セスする第２のアクセスとを切り替えるアクセス切替手
段とを備えたことを特徴とするコントローラ。 - 【請求項４】 データの反転を指定するモード信号に基
づいて書き込みデータ及び読み出しデータを反転する反
転手段を有するＤＲＡＭと，前記モード信号を制御し
て，ページメモリのクリア時に，正論理で全てのＤＲＡ
Ｍの内容に対して「０」を書き込み，ＹＭＣの場合に
は，正論理のまま処理し，ＲＧＢの場合には，論理反転
する反転制御手段とを備えたことを特徴とするコントロ
ーラ。 - 【請求項５】 データの反転を指定するモード信号に基
づいて書き込みデータ及び読み出しデータを反転する反
転手段とを有するＤＲＡＭと，前記ＤＲＡＭの出力デー
タをプルアップするプルアップ抵抗と，前記プルアップ
後の出力データを反転する反転手段と，前記モード信号
を制御して，ＹＭＣデータの未読み出し時のＤＲＡＭの
出力データを反転して出力する反転制御手段とを備えた
ことを特徴とするコントローラ。 - 【請求項６】 ｎ個のＤＲＡＭを備えたコントローラに
おいて，データバスの幅を選択するために前記ｎ個のＤ
ＲＡＭの各々に対して配置されたｎ個のバス幅選択手段
と，前記ｎ個のＤＲＡＭに対してデータの入出力を行な
うための第１のバッファと，前記ｎ個のＤＲＡＭに対し
てデータの入出力を行なうための第２のバッファとを備
え，前記バス幅選択手段を介してデータバスの幅を選択
し，前記ｎ個のＤＲＡＭのうち１個のＤＲＡＭのバス幅
フル（２のＮ乗）データを第１のバッファを介してアク
セスする第１のアクセスと，ＤＲＡＭのデータバスを１
ビットとして拡張したｍ個（ｍ≦ｎ）のＤＲＡＭのデー
タを第２のバッファを介してアクセスする第２のアクセ
スとを切り替えるアクセス切替手段とを備えたことを特
徴とするコントローラ。 - 【請求項７】 ＤＲＡＭを備えたコントローラにおい
て，前記ＤＲＡＭに対する書き込みデータ及び読み出し
データを反転する反転手段と，前記反転手段を制御し
て，ページメモリのクリア時に，正論理で全てのＤＲＡ
Ｍの内容に対して「０」を書き込み，ＹＭＣの場合に
は，正論理のまま処理し，ＲＧＢの場合には，論理反転
する反転制御手段とを備えたことを特徴とするコントロ
ーラ。 - 【請求項８】 ＤＲＡＭを備えたコントローラにおい
て，前記ＤＲＡＭに対する書き込みデータ及び読み出し
データを反転する第１の反転手段と，前記ＤＲＡＭの出
力データをプルアップするプルアップ抵抗と，前記プル
アップ後の出力データを反転する第２の反転手段と，前
記第１の反転手段を制御して，ＹＭＣデータの未読み出
し時のＤＲＡＭの出力データを反転して出力する反転制
御手段とを備えたことを特徴とするコントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283898A JPH06111010A (ja) | 1992-09-29 | 1992-09-29 | Ｄｒａｍ及びコントローラ |
| US08/127,946 US5630106A (en) | 1992-09-29 | 1993-09-27 | DRAM controller including bus-width selection and data inversion |
| GB9319987A GB2271449B (en) | 1992-09-29 | 1993-09-28 | Method of processing data representative of a colour image |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283898A JPH06111010A (ja) | 1992-09-29 | 1992-09-29 | Ｄｒａｍ及びコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06111010A true JPH06111010A (ja) | 1994-04-22 |
Family
ID=17671618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4283898A Pending JPH06111010A (ja) | 1992-09-29 | 1992-09-29 | Ｄｒａｍ及びコントローラ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5630106A (ja) |
| JP (1) | JPH06111010A (ja) |
| GB (1) | GB2271449B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10200716A (ja) * | 1997-01-14 | 1998-07-31 | Toshiba Corp | 画像転送システムおよび画像形成装置 |
| US5900021A (en) * | 1997-04-04 | 1999-05-04 | United Memories, Inc. | Pad input select circuit for use with bond options |
| JP3189727B2 (ja) * | 1997-04-15 | 2001-07-16 | 日本電気株式会社 | コプロセッサ内蔵パケット型メモリｌｓｉ、それを用いたメモリシステム及びそれらの制御方法 |
| KR100459391B1 (ko) * | 1997-10-24 | 2005-02-07 | 엘지전자 주식회사 | 디램의억세스타이밍제어장치 |
| KR100272171B1 (ko) * | 1998-08-19 | 2000-12-01 | 윤종용 | 저전류 동작 출력 회로 및 입출력 시스템과이를 이용한 데이터입출력 방법 |
| US6404660B1 (en) * | 1999-12-23 | 2002-06-11 | Rambus, Inc. | Semiconductor package with a controlled impedance bus and method of forming same |
| US6732203B2 (en) * | 2000-01-31 | 2004-05-04 | Intel Corporation | Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus |
| US6734866B1 (en) * | 2000-09-28 | 2004-05-11 | Rockwell Automation Technologies, Inc. | Multiple adapting display interface |
| US7117376B2 (en) * | 2000-12-28 | 2006-10-03 | Intel Corporation | Platform and method of creating a secure boot that enforces proper user authentication and enforces hardware configurations |
| US6889304B2 (en) * | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
| US7610447B2 (en) * | 2001-02-28 | 2009-10-27 | Rambus Inc. | Upgradable memory system with reconfigurable interconnect |
| US20040078608A1 (en) * | 2001-04-02 | 2004-04-22 | Ruban Kanapathippillai | Method and apparatus for power reduction in a digital signal processor integrated circuit |
| US6671212B2 (en) * | 2002-02-08 | 2003-12-30 | Ati Technologies Inc. | Method and apparatus for data inversion in memory device |
| US6742058B2 (en) * | 2002-09-27 | 2004-05-25 | Texas Instruments Incorporated | Memory controller having a multiplexer selecting either second set of input signals or converted signals from first set of input signals by a bus mode input |
| EP1480224A1 (en) * | 2003-05-22 | 2004-11-24 | STMicroelectronics S.r.l. | A semiconductor memory with a multiprotocol serial communication interface |
| KR100475125B1 (ko) * | 2003-06-21 | 2005-03-14 | 삼성전자주식회사 | 데이터 버스 폭 변경이 자유로운 이동형 저장 장치 및이에 대한 데이터 버스 폭 설정 방법 |
| US7646649B2 (en) * | 2003-11-18 | 2010-01-12 | International Business Machines Corporation | Memory device with programmable receivers to improve performance |
| US20050132112A1 (en) * | 2003-12-10 | 2005-06-16 | Pawlowski J. T. | I/O energy reduction using previous bus state and I/O inversion bit for bus inversion |
| US7171508B2 (en) * | 2004-08-23 | 2007-01-30 | Micron Technology, Inc. | Dual port memory with asymmetric inputs and outputs, device, system and method |
| DE102005013238B4 (de) | 2005-03-22 | 2015-07-16 | Infineon Technologies Ag | Verfahren und Einrichtung zum Übertragen von Justierinformation für Datenschnittstellen-Treiber eines RAM-Bausteins |
| KR100780955B1 (ko) * | 2006-08-14 | 2007-12-03 | 삼성전자주식회사 | 데이터 반전 방식을 사용하는 메모리 시스템 |
| EP2741917B1 (en) | 2011-08-12 | 2019-05-22 | R. R. Donnelley & Sons Company | Apparatus and method for disposing inkjet cartridges in a carrier |
| US9047981B2 (en) | 2012-12-21 | 2015-06-02 | Advanced Micro Devices, Inc. | Bit-flipping in memories |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200287A (ja) * | 1984-03-24 | 1985-10-09 | 株式会社東芝 | 記憶装置 |
| US4663729A (en) * | 1984-06-01 | 1987-05-05 | International Business Machines Corp. | Display architecture having variable data width |
| US5450342A (en) * | 1984-10-05 | 1995-09-12 | Hitachi, Ltd. | Memory device |
| JPS61104391A (ja) * | 1984-10-23 | 1986-05-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPH079751B2 (ja) * | 1985-06-17 | 1995-02-01 | 株式会社日立製作所 | 半導体記憶装置 |
| US4835733A (en) * | 1985-09-30 | 1989-05-30 | Sgs-Thomson Microelectronics, Inc. | Programmable access memory |
| GB2222471B (en) * | 1988-08-29 | 1992-12-09 | Mitsubishi Electric Corp | Ic card with switchable bus structure |
| US5023838A (en) * | 1988-12-02 | 1991-06-11 | Ncr Corporation | Random access memory device with integral logic capability |
| EP0385389B1 (en) * | 1989-02-27 | 1995-06-28 | Nec Corporation | Semiconductor integrated circuit memory enabling memory write masking |
| US5307469A (en) * | 1989-05-05 | 1994-04-26 | Wang Laboratories, Inc. | Multiple mode memory module |
| US5283877A (en) * | 1990-07-17 | 1994-02-01 | Sun Microsystems, Inc. | Single in-line DRAM memory module including a memory controller and cross bar switches |
| US5307320A (en) * | 1992-09-23 | 1994-04-26 | Intel Corporation | High integration DRAM controller |
-
1992
- 1992-09-29 JP JP4283898A patent/JPH06111010A/ja active Pending
-
1993
- 1993-09-27 US US08/127,946 patent/US5630106A/en not_active Expired - Fee Related
- 1993-09-28 GB GB9319987A patent/GB2271449B/en not_active Expired - Fee Related
Also Published As
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|---|---|
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| GB2271449A (en) | 1994-04-13 |
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| GB2271449B (en) | 1996-09-04 |
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